本發(fā)明主要涉及模擬集成電路收發(fā)器設計領域，具體說是一種采用低延遲技術的發(fā)送器，該結(jié)構采用大電流技術對發(fā)送器驅(qū)動管柵極進行充電或放電，實現(xiàn)驅(qū)動管快速進入輸出沿跳變狀態(tài)，采用小電流技術實現(xiàn)輸出沿跳變并維持相應的輸出狀態(tài)，大大縮短了發(fā)送器的傳輸延遲時間。

背景技術：

作為有線數(shù)據(jù)通信接口芯片的關鍵模塊，發(fā)送器主要進行設備間的數(shù)據(jù)發(fā)送，實現(xiàn)主從設備間的數(shù)據(jù)通信。隨著通信數(shù)據(jù)量的日益增加，發(fā)送器的工作速率要求越來越高，傳輸延遲也要求越來越嚴格，其設計好壞將直接影響設備間的信號傳輸量和響應速率。因此，越來越多的研究人員對發(fā)送器的低延遲進行研究和驗證。

傳統(tǒng)的發(fā)送器主要采用不同的技術對驅(qū)動器的跳變時間進行優(yōu)化處理，例如通過編程上拉或者下拉電流技術，加速驅(qū)動管對輸出節(jié)點電容的充放電能力，實現(xiàn)發(fā)送器的快速沿跳變，其具體電路如圖1所示，該結(jié)構所對應的傳輸延遲可以表示為：

其中等式右邊的第一部分表示發(fā)送器的驅(qū)動管開啟時間或者進入沿跳變狀態(tài)的時間，第二部分表示發(fā)送器實現(xiàn)沿跳變引入的延遲時間，第一部分時間大約占總延遲的40%~50%左右；

對于第二部分的延遲時間目前可以通過采用可編程電流技術進行縮短，而且該技術已經(jīng)非常成熟，采用該技術的產(chǎn)品已經(jīng)進行了大量的量產(chǎn)；但是對于第一部分的延遲時間，目前很少被關注到。

為了解決傳統(tǒng)發(fā)送器中驅(qū)動管開啟所引入的傳輸延遲，本發(fā)明提供了一種采用低延遲技術的發(fā)送器結(jié)構，該結(jié)構采用大電流技術對驅(qū)動管的柵極（反饋電容C1）進行放電或者充電，使得驅(qū)動管快速進入開啟狀態(tài)，大大降低了傳輸延遲中的第一部分時間。因此，對于本發(fā)明提出的發(fā)送器，其傳輸延遲可以近似為：

技術實現(xiàn)要素：

本發(fā)明要主要解決的問題在于：針對現(xiàn)有技術存在的問題，本發(fā)明提供一種采用低延遲技術的發(fā)送器，發(fā)送器內(nèi)置傳輸延遲優(yōu)化電路，能夠保證發(fā)送驅(qū)動器快速進行相應的沿跳變狀態(tài)，降低了發(fā)送器的沿跳變初態(tài)建立時間，縮短了發(fā)送器的輸出延遲。

為解決上述技術問題，本發(fā)明提出的解決方案為：一種采用低延遲技術的發(fā)送器，其特征在于：包括延遲優(yōu)化電路和發(fā)送驅(qū)動器兩個部分；

如權利要求1所述的發(fā)送器，其特征在于：所述的延遲優(yōu)化電路由PMOS管M5、M4，NMOS管M1、M2，電流源I3、I4以及開關S1、S2構成，其中PMOS管M5的柵極與開關S2的一端、S3的一端、S5的一端、PMOS管M4的漏極以及發(fā)送驅(qū)動器中M6的漏極、M8的柵極相連，M5的源極和襯底與電源VDD相連，M5的漏極與PMOS管M4的源極相連，M4的柵極接控制信號S2_N，M4的襯底與電源VDD相連，開關S2的另一端與電流源I3的一端相連，電流源I3的另一端與地VSS相連；

其中NMOS管M1的柵極與開關S1的一端、S4的一端、S6的一端、NMOS管M2的漏極以及發(fā)送驅(qū)動器中M3的漏極、M7的柵極相連，M1的源極和襯底與地VSS相連，M1的漏極與NMOS管M2的源極相連，M2的柵極接控制信號S1_N，M2的襯底與地VSS相連，開關S1的另一端與電流源I4的一端相連，電流源I4的另一端與電源VDD相連；

如權利要求1所述的發(fā)送器，其特征在于：所述的發(fā)送驅(qū)動器由PMOS管M6、M8，NMOS管M3、M7，電流源I1、I2、開關S3、S4、S5、S6以及反饋電容C1構成，其中PMOS管M6的柵極與數(shù)據(jù)信號D相連，M6的源極和襯底與電源VDD相連，M6的漏極與PMOS管M8的柵極、開關S2的一端、S3的一端、S5的一端以及延遲優(yōu)化電路中M4的漏極、M5的柵極相連，PMOS管M8的源極和襯底與電源VDD相連，M8的漏極與NMOS管M7的漏極、反饋電容C1的一端以及發(fā)送器的輸出OUT相連，反饋電容的另一端與開關S5的另一端以及S6的另一端相連；

其中NMOS管M3的柵極與數(shù)據(jù)信號D相連，M7的源極和襯底與地VSS相連，M3的漏極與NMOS管M7的柵極、開關S1的一端、S4的一端、S6的一端以及延遲優(yōu)化電路中M2的漏極、M1的柵極相連，NMOS管M7的源極和襯底與地VSS相連，M7的漏極與PMOS管M8的漏極、反饋電容C1的一端以及發(fā)送器的輸出OUT相連；

如權利要求1所述的發(fā)送器，其特征在于：當發(fā)送數(shù)據(jù)進行高跳變時，延遲優(yōu)化電路PMOS管M4開啟，開關S2閉合，發(fā)送驅(qū)動器的開關S3、S5閉合，PMOS管M6斷開，同時NMOS管M2斷開，開關S1、S4、S6斷開，NMOS管M3閉合，電流I2和I3通過PMOS管M5與驅(qū)動管M8實現(xiàn)鏡像，對驅(qū)動管M8的柵極V1進行大電流放電，快速實現(xiàn)輸出節(jié)點OUT進入高跳變狀態(tài)，然后PMOS管M4斷開，開關S2斷開，采用電流I2實現(xiàn)低電平到高電平的輸出跳變最后維持高電平輸出狀態(tài)；

當發(fā)送數(shù)據(jù)進行低跳變時，延遲優(yōu)化電路NMOS管M2開啟，開關S1閉合，發(fā)送驅(qū)動器的開關S4、S6閉合，NMOS管M3斷開，同時PMOS管M4斷開，開關S2、S3、S5斷開，PMOS管M6閉合，電流I1和I4通過NMOS管M1與驅(qū)動管M7實現(xiàn)鏡像，對驅(qū)動管M7的柵極V2進行大電流充電，快速實現(xiàn)輸出節(jié)點OUT進入低跳變狀態(tài)，然后NMOS管M2斷開，開關S1斷開，采用電流I4實現(xiàn)高電平到低電平的輸出跳變最后維持低電平輸出狀態(tài)；

如權利要求2、3、4所述的開關控制信號S1和S1_N、S2和S2_N，其特征在于：輸入數(shù)據(jù)經(jīng)過RC擠脈沖技術產(chǎn)生；當輸入數(shù)據(jù)由低電平跳變到高電平時，S2為一定寬度的高脈沖信號，S2_N則反之；S1恒為高電平，S1_N則反之；

當輸入數(shù)據(jù)由高電平跳變到低電平時，S1為一定寬度的低脈沖信號，S1_N則反之；S2恒為低電平，S2_N則反之；

如權利要求5所述的開關控制信號S1和S1_N、S2和S2_N，其特征在于：高低電平的脈沖寬度只需保證發(fā)送器驅(qū)動管快速進入沿跳變狀態(tài)；

與現(xiàn)有技術相比，本發(fā)明的優(yōu)點在于：

1、具有傳輸延遲短的特性。與傳統(tǒng)的發(fā)送器相比，本發(fā)明內(nèi)置低延遲傳輸技術，通過配置大電流對發(fā)送器的驅(qū)動管柵極進行快速放電或充電，實現(xiàn)驅(qū)動器對數(shù)據(jù)的跳變快速響應，進入輸出沿跳變狀態(tài)，然后采用小電流實現(xiàn)沿跳變和輸出電平維持，大大縮短了發(fā)送驅(qū)動器的輸出延遲時間。

附圖說明

圖1為傳統(tǒng)的收發(fā)器結(jié)構示意圖；

圖2為本發(fā)明提出的低延遲發(fā)送器結(jié)構示意圖；

圖3為本發(fā)明中不同開關的控制信號產(chǎn)生電路示意圖；

圖4為本發(fā)明進入高跳變狀態(tài)的實現(xiàn)電路簡化示意圖；

圖5為本發(fā)明實現(xiàn)高跳變以及維持高電平輸出的實現(xiàn)電路簡化示意圖；

圖6為本發(fā)明進入低跳變狀態(tài)的實現(xiàn)電路簡化示意圖；

圖7為本發(fā)明實現(xiàn)低跳變以及維持低電平輸出的實現(xiàn)電路簡化示意圖；

圖8為傳統(tǒng)發(fā)送器輸出延遲仿真波形圖；

圖9為本發(fā)明發(fā)送器輸出延遲仿真波形圖。

具體實施方式

以下將結(jié)合附圖和具體實施例對本發(fā)明做進一步詳細說明。

請參閱圖2所示，本發(fā)明的一種采用低延遲技術的發(fā)送器，主要包括延遲優(yōu)化電路和發(fā)送驅(qū)動器電路兩個部分。

結(jié)合圖2所示，該發(fā)送器在發(fā)送高低電平時主要包括進入沿跳變狀態(tài)、實現(xiàn)沿跳變和維持高低電平三種工作狀態(tài)，具體實施方式如下：

當初態(tài)為低電平，實現(xiàn)發(fā)送高電平時，輸入數(shù)據(jù)由低電平向高電平跳變，開關控制信號產(chǎn)生電路圖3將產(chǎn)生相應的控制信號，具體為采用單端轉(zhuǎn)差分技術產(chǎn)生差分數(shù)據(jù)信號D和D_N，采用RC結(jié)構的擠脈沖技術產(chǎn)生相應窄脈沖信號S1、S1_N和S2、S2_N，具體波形如圖8和圖9所示。

當進行由低到高的跳變時，S2為高電平將開關S2開啟，同時S2_N將開關管M4開啟，開關S3和S5由D信號控制，D信號此時為高電平將開關S3和S5開啟，同時將開關管M6斷開，另外由于S1為高電平將開關S1斷開，同時S1_N將開關管M2斷開，開關S4和S6由D信號控制，D信號此時為高電平將開關S4和S6斷開，同時將開關管M3開啟，將NMOS管M7的柵極V2下拉到地，M7管關閉，此過程對應電路如圖4所示。此時大電流（I2+I3）通過PMOS管M5對高電平驅(qū)動管M8實現(xiàn)鏡像，同時快速實現(xiàn)對M8的柵極V1進行放電，實現(xiàn)M8的快速開啟，使得發(fā)送器進入高電平跳變狀態(tài)；

進入高電平跳變狀態(tài)后，窄脈沖信號S2跳變?yōu)榈碗娖?，S2_N跳變?yōu)楦唠娖剑_關S2和PMOS管M4均斷開，電流源I3維持工作狀態(tài)，實現(xiàn)對發(fā)送器低電平到高電平的跳變，即通過PMOS管M8對輸出節(jié)點OUT進行充電，同時對電容C1的另一端進行放電，直到輸出VOUT跳變?yōu)楦唠娖?，此時M8關閉，電流源I3將電容的另一端放電到地，完成輸出節(jié)點由低電平到高電平的跳變，并對輸出的高電平進行維持，具體電路如圖5所示；

當進行由高到低的沿跳變時，S1為低電平將開關S1開啟，同時S1_N將開關管M2開啟，開關S4和S6由D信號控制，D信號此時為低電平將開關S4和S6開啟，同時將開關管M3斷開，另外由于S2為低電平將開關S2斷開，同時S2_N將開關管M4斷開，開關S3和S5由D信號控制，D信號此時為低電平將開關S3和S5斷開，同時將開關管M6開啟，將PMOS管M8的柵極V1上拉到電源VDD，M8管關閉，此過程對應電路如圖6所示。此時大電流（I1+I4）通過NMOS管M2對低電平驅(qū)動管M7實現(xiàn)鏡像，同時快速實現(xiàn)對M7的柵極V2進行直流電平建立，實現(xiàn)M7的快速開啟，使得發(fā)送器進入低電平跳變狀態(tài)；

進入低電平跳變狀態(tài)后，窄脈沖信號S1跳變?yōu)楦唠娖?，S1_N跳變?yōu)榈碗娖?，開關S1和NMOS管M2均斷開，電流源I1維持工作狀態(tài)，實現(xiàn)對發(fā)送器高電平到低電平的跳變，即通過NMOS管M7對輸出節(jié)點OUT進行放電，同時對電容C1的另一端進行充電，直到輸出OUT跳變?yōu)榈碗娖剑藭rM7關閉，電流源I1將電容的另一端充電到電源VDD，實現(xiàn)完成輸出節(jié)點由高電平到低電平的跳變，并對輸出的低電平進行維持，具體電路如圖7所示；

上述發(fā)送高低電平時，發(fā)送器的各種狀態(tài)輸出波形如圖8和圖9所示；

以上各模塊的示意圖和實現(xiàn)是指具有該功能的所有實現(xiàn)方案。以上各圖所示的電路僅為示例，將器件簡單地替換所引起的電路變化亦屬于本發(fā)明的保護范圍，本發(fā)明的保護范圍應以權利要求書為準。