本發(fā)明涉及片上系統(tǒng)設(shè)計(jì)領(lǐng)域，尤其涉及一種降低基于片內(nèi)非易失性存儲(chǔ)器的片上系統(tǒng)運(yùn)行功耗的裝置和方法。

背景技術(shù)：

近年來(lái)，隨著對(duì)高性能、多功能、便攜式的電子設(shè)備的應(yīng)用需求越來(lái)越廣泛，其中將微處理器(mcu)、存儲(chǔ)器、數(shù)字ip核、模擬ip核等集成在一塊芯片上的soc系統(tǒng)(systemonchip，簡(jiǎn)稱(chēng)soc芯片)的速度越來(lái)越快、智能化程度越來(lái)越高，這必然導(dǎo)致芯片的功耗呈指數(shù)級(jí)增加，這就使得低功耗設(shè)計(jì)逐漸成為與芯片面積和時(shí)序同樣重要的設(shè)計(jì)目標(biāo)。

嵌入式soc芯片執(zhí)行應(yīng)用程序的過(guò)程是，微處理器讀取保存在片內(nèi)非易失性存儲(chǔ)器中的指令，由微處理器進(jìn)行譯碼和處理，執(zhí)行過(guò)程中微處理器需要不斷從片內(nèi)非易失性存儲(chǔ)器(nvm：non-volatilememory)中讀取指令和數(shù)據(jù)，因此soc芯片的運(yùn)行能耗除了微處理器執(zhí)行程序消耗的能耗之外，有很大一部分消耗在讀取片內(nèi)非易失性存儲(chǔ)器上，尤其是在嵌入式soc的應(yīng)用環(huán)境中，例如移動(dòng)式手持設(shè)備和各類(lèi)非接觸式ic卡芯片，由于其供電方式的限制，功耗指標(biāo)尤為重要，對(duì)該類(lèi)芯片的低功耗設(shè)計(jì)目標(biāo)實(shí)際上是降低給定時(shí)間內(nèi)的能量消耗。

目前在片上系統(tǒng)的低功耗設(shè)計(jì)中，常用的技術(shù)手段有：

1、降低芯片供電電壓，由于芯片功耗與供電電壓呈平方正比的關(guān)系，降低芯片供電電壓是降低芯片功耗最直接的方法；

2、多供電電壓技術(shù)，將芯片劃分成多個(gè)電源域，對(duì)于不同性能要求的電路模塊，分別使用不同的盡可能低的工作電壓；

3、電源關(guān)斷技術(shù)，對(duì)芯片內(nèi)部空閑部分電路斷電，最大限度降低芯片空閑狀態(tài)下的靜態(tài)功耗。

降低芯片的供電電壓是降低soc芯片功耗的最直接方法，但是降低電源電壓的同時(shí)，芯片的性能也會(huì)同時(shí)大幅降低；電源關(guān)斷技術(shù)可以降低soc芯片整體或部分在不工作時(shí)的靜態(tài)功耗，但是對(duì)于其運(yùn)行過(guò)程中的動(dòng)態(tài)功耗沒(méi)有作用；多供電電壓技術(shù)可以降低芯片工作時(shí)的動(dòng)態(tài)功耗，但是由于芯片在工作時(shí)，消耗功耗最大的部分往往是要求工作性能最高的部分，該技術(shù)對(duì)于降低動(dòng)態(tài)功耗作用有限。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明提供一種降低片上系統(tǒng)運(yùn)行功耗的裝置和方法，降低了片上系統(tǒng)運(yùn)行過(guò)程中讀取片內(nèi)非易失性存儲(chǔ)器的次數(shù)，同時(shí)降低了片內(nèi)非易失性存儲(chǔ)器的工作頻率，從而降低了片上系統(tǒng)的運(yùn)行功耗。

為了達(dá)到上述目的，本發(fā)明提供一種降低片上系統(tǒng)運(yùn)行功耗的裝置，包含：

微處理器，其用于讀取片內(nèi)高速緩存或片內(nèi)非易失性存儲(chǔ)器中的指令和數(shù)據(jù)，并運(yùn)行應(yīng)用程序；

片內(nèi)非易失性存儲(chǔ)器，其用于保存應(yīng)用程序的指令和數(shù)據(jù)；

片內(nèi)高速緩存，其用于保存片內(nèi)非易失性存儲(chǔ)器中的指令和數(shù)據(jù)；

緩存控制器，其電性連接微處理器、片內(nèi)非易失性存儲(chǔ)器和片內(nèi)高速緩存，用于處理微控處理器發(fā)起的訪(fǎng)問(wèn)存儲(chǔ)器請(qǐng)求，如果訪(fǎng)存地址命中片內(nèi)高速緩存，則緩存控制器讀取片內(nèi)高速緩存中的數(shù)據(jù)提供給微處理器，如果訪(fǎng)存地址沒(méi)有命中片內(nèi)高速緩存，則緩存控制器讀取片內(nèi)非易失性存儲(chǔ)器中的數(shù)據(jù)提供給微處理器，并將讀取的片內(nèi)非易失性存儲(chǔ)器中的數(shù)據(jù)寫(xiě)入片內(nèi)高速緩存。

所述的緩存控制器包含：

主控模塊，其電性連接微處理器，用于處理微控處理器發(fā)起的訪(fǎng)問(wèn)存儲(chǔ)器請(qǐng)求，并控制其他模塊的工作；

預(yù)取控制與保存模塊，其電性連接主控模塊，用于暫時(shí)存儲(chǔ)片內(nèi)非易失性存儲(chǔ)器中的數(shù)據(jù)；

非易失性存儲(chǔ)器接口，其電性連接預(yù)取控制與保存模塊和片內(nèi)非易失性存儲(chǔ)器，用于實(shí)現(xiàn)緩存控制器和片內(nèi)非易失性存儲(chǔ)器之間的數(shù)據(jù)交換；

高速緩存接口，其電性連接主控模塊和片內(nèi)高速緩存，用于實(shí)現(xiàn)緩存控制器和片內(nèi)高速緩存之間的數(shù)據(jù)交換。

本發(fā)明還提供一種降低片上系統(tǒng)運(yùn)行功耗的方法，包含以下步驟：

步驟s1、緩存控制器接收微控處理器發(fā)起的訪(fǎng)問(wèn)存儲(chǔ)器請(qǐng)求，判斷訪(fǎng)存地址是否命中片內(nèi)高速緩存，如果命中，則進(jìn)行步驟s2，如果未命中，則進(jìn)行步驟s3；

步驟s2、緩存控制器讀取片內(nèi)高速緩存中的數(shù)據(jù)提供給微處理器，返回步驟s1；

步驟s3、緩存控制器判斷訪(fǎng)存地址是否命中預(yù)取控制與保存模塊，如果命中，則進(jìn)行步驟s4，如果未命中，則進(jìn)行步驟s5；

步驟s4、緩存控制器將預(yù)取控制與保存模塊中的數(shù)據(jù)提供給微處理器，同時(shí)將該數(shù)據(jù)寫(xiě)入片內(nèi)高速緩存，返回步驟s1；

步驟s5、緩存控制器讀取片內(nèi)非易失性存儲(chǔ)器中的數(shù)據(jù)寫(xiě)入預(yù)取控制與保存模塊，返回步驟s1。

本發(fā)明降低了片上系統(tǒng)運(yùn)行過(guò)程中讀取片內(nèi)非易失性存儲(chǔ)器的次數(shù)，同時(shí)降低了片內(nèi)非易失性存儲(chǔ)器的工作頻率，從而降低了片上系統(tǒng)的運(yùn)行功耗。

附圖說(shuō)明

圖1是本發(fā)明提供的一種降低片上系統(tǒng)運(yùn)行功耗的裝置的電路框圖。

圖2是緩存控制器的電路框圖。

圖3是本發(fā)明提供的一種降低片上系統(tǒng)運(yùn)行功耗的方法的流程圖。

圖4是本發(fā)明一個(gè)實(shí)施例中提供的降低片上系統(tǒng)運(yùn)行功耗的裝置的電路框圖。

圖5是運(yùn)行zip測(cè)試程序得到的時(shí)間圖。

圖6是運(yùn)行zip測(cè)試程序得到的總能耗圖。

圖7是運(yùn)行sha測(cè)試程序得到的時(shí)間圖。

圖8是運(yùn)行sha測(cè)試程序得到的總能耗圖。

具體實(shí)施方式

以下根據(jù)圖1～圖8，具體說(shuō)明本發(fā)明的較佳實(shí)施例。

如圖1所示，本發(fā)明提供一種降低片上系統(tǒng)運(yùn)行功耗的裝置，包含：

微處理器1，其用于讀取片內(nèi)高速緩存或片內(nèi)非易失性存儲(chǔ)器中的指令和數(shù)據(jù)，并運(yùn)行應(yīng)用程序；

片內(nèi)非易失性存儲(chǔ)器4，其用于保存應(yīng)用程序的指令和數(shù)據(jù)；

片內(nèi)高速緩存3，其用于保存片內(nèi)非易失性存儲(chǔ)器4中的指令和數(shù)據(jù)；

緩存控制器2，其電性連接微處理器1、片內(nèi)非易失性存儲(chǔ)器4和片內(nèi)高速緩存3，用于處理微控處理器1發(fā)起的訪(fǎng)問(wèn)存儲(chǔ)器請(qǐng)求，如果訪(fǎng)存地址命中片內(nèi)高速緩存3，則緩存控制器2讀取片內(nèi)高速緩存3中的數(shù)據(jù)提供給微處理器1，如果訪(fǎng)存地址沒(méi)有命中片內(nèi)高速緩存3，則緩存控制器2讀取片內(nèi)非易失性存儲(chǔ)器4中的數(shù)據(jù)提供給微處理器1，并將讀取的片內(nèi)非易失性存儲(chǔ)器4中的數(shù)據(jù)寫(xiě)入片內(nèi)高速緩存3。

所述的片內(nèi)非易失性存儲(chǔ)器4通常包含閃存(flash)或電可擦只讀存儲(chǔ)器(eeprom)，具有掉電數(shù)據(jù)不丟失的特性。

所述的片內(nèi)高速緩存3通常包含靜態(tài)隨機(jī)存儲(chǔ)器(sram)，其與片內(nèi)非易失性存儲(chǔ)器相比，存儲(chǔ)速度更快，功耗更低。

如圖2所示，所述的緩存控制器2包含：

主控模塊201，其電性連接微處理器1，用于處理微控處理器1發(fā)起的訪(fǎng)問(wèn)存儲(chǔ)器請(qǐng)求，并控制其他模塊的工作；

預(yù)取控制與保存模塊202，其電性連接主控模塊201，用于暫時(shí)存儲(chǔ)片內(nèi)非易失性存儲(chǔ)器4中的數(shù)據(jù)；

非易失性存儲(chǔ)器接口203，其電性連接預(yù)取控制與保存模塊202和片內(nèi)非易失性存儲(chǔ)器4，用于實(shí)現(xiàn)緩存控制器2和片內(nèi)非易失性存儲(chǔ)器4之間的數(shù)據(jù)交換；

高速緩存接口204，其電性連接主控模塊201和片內(nèi)高速緩存3，用于實(shí)現(xiàn)緩存控制器2和片內(nèi)高速緩存3之間的數(shù)據(jù)交換。

如圖3所示，本發(fā)明還提供一種降低片上系統(tǒng)運(yùn)行功耗的方法，包含以下步驟：

步驟s1、緩存控制器接收微控處理器發(fā)起的訪(fǎng)問(wèn)存儲(chǔ)器請(qǐng)求，判斷訪(fǎng)存地址是否命中片內(nèi)高速緩存，如果命中，則進(jìn)行步驟s2，如果未命中，則進(jìn)行步驟s3；

步驟s2、緩存控制器讀取片內(nèi)高速緩存中的數(shù)據(jù)提供給微處理器，返回步驟s1；

步驟s3、緩存控制器判斷訪(fǎng)存地址是否命中預(yù)取控制與保存模塊，如果命中，則進(jìn)行步驟s4，如果未命中，則進(jìn)行步驟s5；

步驟s4、緩存控制器將預(yù)取控制與保存模塊中的數(shù)據(jù)提供給微處理器，同時(shí)將該數(shù)據(jù)寫(xiě)入片內(nèi)高速緩存，返回步驟s1；

步驟s5、緩存控制器讀取片內(nèi)非易失性存儲(chǔ)器中的數(shù)據(jù)寫(xiě)入預(yù)取控制與保存模塊，本次寫(xiě)入的數(shù)據(jù)會(huì)覆蓋之前的數(shù)據(jù)，返回步驟s1。

本發(fā)明中，片內(nèi)高速緩存中保存的內(nèi)容是片內(nèi)非易失性存儲(chǔ)器中保存內(nèi)容的一個(gè)子集，微處理器發(fā)起的大部分訪(fǎng)存請(qǐng)求都可以在片內(nèi)高速緩存中命中，所以在芯片運(yùn)行過(guò)程中，不需要頻繁讀取片內(nèi)非易失性存儲(chǔ)器，大部分微處理器訪(fǎng)問(wèn)存儲(chǔ)器的請(qǐng)求都可以由片內(nèi)高速緩存提供，由于片內(nèi)高速緩存由寄存器和sram構(gòu)成，其讀寫(xiě)功耗要遠(yuǎn)遠(yuǎn)低于片內(nèi)非易失性存儲(chǔ)器的讀取功耗，因此soc芯片運(yùn)行的功耗可以大大降低，另一方面，由于片內(nèi)高速緩存的存在，在保持微處理器工作頻率不變的條件下，片內(nèi)非易失性存儲(chǔ)器的工作頻率可以降低，對(duì)于整體芯片運(yùn)行性能沒(méi)有太大的影響，從而進(jìn)一步降低片上系統(tǒng)的運(yùn)行功耗。

以下具體說(shuō)明本發(fā)明的一個(gè)較佳實(shí)施例，在該實(shí)施例中，實(shí)現(xiàn)了一種片內(nèi)高速緩存的結(jié)構(gòu)，并且在該soc系統(tǒng)上運(yùn)行了sha、zip兩個(gè)測(cè)試程序，得到了相應(yīng)的功耗和性能數(shù)據(jù)，證明了本發(fā)明提出的降低soc芯片運(yùn)行能耗方法的可行性和有效性。

如圖4所示，本實(shí)施例中，提供一種降低片上系統(tǒng)運(yùn)行功耗的裝置，其中，微處理器1采用mcu，作為系統(tǒng)中的主設(shè)備，發(fā)起訪(fǎng)問(wèn)存儲(chǔ)器的請(qǐng)求，片內(nèi)高速緩存3包含靜態(tài)隨機(jī)存儲(chǔ)器sram，sram用于保存地址標(biāo)志tag和片內(nèi)非易失性存儲(chǔ)器中的數(shù)據(jù)data，靜態(tài)隨機(jī)存儲(chǔ)器sram包含地址存儲(chǔ)器301和數(shù)據(jù)存儲(chǔ)器302，片內(nèi)非易失性存儲(chǔ)器4采用位寬為72比特的flash存儲(chǔ)器，緩存控制器2中的主控模塊201用于處理mcu發(fā)起的訪(fǎng)存請(qǐng)求，并控制其他模塊工作，地址緩存接口205電性連接主控模塊201和地址存儲(chǔ)器301，地址緩存接口205中包含有效位寄存器2051，用于保存片內(nèi)高速緩存3的有效位valid_bit，數(shù)據(jù)緩存接口206電性連接主控模塊201和數(shù)據(jù)存儲(chǔ)器302，預(yù)取控制與保存模塊202電性連接主控模塊201，該預(yù)取控制與保存模塊202采用寄存器實(shí)現(xiàn)，用于保存地址標(biāo)示和數(shù)據(jù)，非易失性存儲(chǔ)器接口203電性連接預(yù)取控制與保存模塊202和片內(nèi)非易失性存儲(chǔ)器4，主控模塊201、地址緩存接口205和數(shù)據(jù)緩存接口206中還分別包含狀態(tài)控制寄存器(圖中未顯示)。

所述的地址存儲(chǔ)器301采用寬度9bit，深度128的sram，用于存儲(chǔ)地址tag信息，數(shù)據(jù)存儲(chǔ)器302采用寬度72bit，深度256的sram，用于存儲(chǔ)指令data信息。

所述的微處理器1的訪(fǎng)存地址按照片內(nèi)高速緩存3的組織結(jié)構(gòu)分成三部分：mcu_addr＝{tag,index,offset}，其中，offset表示片內(nèi)非易失性存儲(chǔ)器4中每一條緩存塊cacheline的大小，在本實(shí)施例中緩存塊cacheline的大小是16byte，因此offset共4位，一條緩存塊cacheline就是片內(nèi)非易失性存儲(chǔ)器4中16byte的連續(xù)數(shù)據(jù)，index用于對(duì)地址存儲(chǔ)器301和數(shù)據(jù)存儲(chǔ)器302尋址，在本實(shí)施例中，片內(nèi)高速緩存3采用直接映射(主存中的地址只能唯一映射到片內(nèi)高速緩存中的一個(gè)位置)的結(jié)構(gòu)，位寬為72比特的flash存儲(chǔ)器中的緩存塊cacheline共有128條，因此index共7位，tag是訪(fǎng)存地址mcu_addr中剩下的高位地址，存儲(chǔ)在地址存儲(chǔ)器301中，用于判斷是否在片內(nèi)高速緩存中命中，在本實(shí)施例中tag是9位，因此地址存儲(chǔ)器301中保存的是128條9bittag信息，對(duì)應(yīng)128條緩存塊cacheline，表示為9bitx128，數(shù)據(jù)存儲(chǔ)器302中保存的是128條16bytedata信息，表示數(shù)據(jù)存儲(chǔ)器302的位寬是72bit，因此一條緩存塊cacheline所需的data信息在數(shù)據(jù)存儲(chǔ)器302中分成兩個(gè)地址存放，多出來(lái)的比特?cái)?shù)是校驗(yàn)位，有效位寄存器2051用于保存128條緩存塊cacheline的有效位valid、預(yù)取控制與保存模塊202用于保存{tag,index}信息和數(shù)據(jù)data信息。

在不同結(jié)構(gòu)的片內(nèi)高速緩存中，寄存器和sram的作用可能不同，例如本實(shí)施例中，sram用于地址存儲(chǔ)器301(保存地址標(biāo)志tag)和數(shù)據(jù)存儲(chǔ)器302(保存nvm數(shù)據(jù)data)，寄存器用于保存有效位valid和預(yù)取控制與保存模塊202的信息，其他的實(shí)施例也可以將有效位valid用sram實(shí)現(xiàn)，或者不使用預(yù)取控制與保存模塊202。

利用本實(shí)施例中提供的一種降低片上系統(tǒng)運(yùn)行功耗的裝置來(lái)降低片上系統(tǒng)soc的運(yùn)行功耗，包含以下步驟：

步驟1、微處理器發(fā)起一條訪(fǎng)存地址mcu_addr，記為{tag,index,offset}；

步驟2、主控模塊根據(jù)index搜索數(shù)據(jù)存儲(chǔ)器中對(duì)應(yīng)的內(nèi)容，如果有一條相等，并且相應(yīng)的有效位valid有效，說(shuō)明當(dāng)前訪(fǎng)存的地址在片內(nèi)高速緩存中命中，讀取數(shù)據(jù)存儲(chǔ)器，如果訪(fǎng)存地址沒(méi)有命中片內(nèi)高速緩存，則進(jìn)行步驟3；

步驟3、主控模塊比較{tag,index}與預(yù)取控制與保存模塊中保存的值是否相等，如果相等，表示當(dāng)前訪(fǎng)存地址片內(nèi)高速緩存中缺失，在預(yù)取控制與保存模塊中命中，則進(jìn)行地址存儲(chǔ)器的替換，將預(yù)取控制與保存模塊中的數(shù)據(jù)寫(xiě)入片內(nèi)高速緩存中的數(shù)據(jù)存儲(chǔ)器，并同時(shí)將該數(shù)據(jù)提供給微處理器，然后根據(jù)當(dāng)前預(yù)取控制與保存模塊中保存的塊地址，順序加1進(jìn)行指令預(yù)取，如果{tag,index}與預(yù)取控制與保存模塊中保存的值不相等，表示當(dāng)前訪(fǎng)存地址在片內(nèi)高速緩存中缺失，在預(yù)取控制與保存模塊中缺失，則進(jìn)行步驟4；

步驟4、主控模塊取消不命中的指令預(yù)取，并讀取片內(nèi)非易失性存儲(chǔ)器，將讀到的數(shù)據(jù)寫(xiě)入預(yù)取控制與保存模塊，當(dāng)下一次微處理器訪(fǎng)存命中預(yù)取控制與保存模塊時(shí)，再將數(shù)據(jù)寫(xiě)入片內(nèi)高速緩存中的數(shù)據(jù)存儲(chǔ)器。

本實(shí)施例中，片內(nèi)高速緩存的結(jié)構(gòu)是直接映射，因此替換只需要用當(dāng)前微處理器發(fā)起的訪(fǎng)存中的index對(duì)地址存儲(chǔ)器進(jìn)行尋址，用預(yù)取控制與保存模塊中保存的tag替換地址存儲(chǔ)器中地址等于index的單元即可。

指令預(yù)取發(fā)生在當(dāng)前訪(fǎng)存地址mcu_addr中的{tag,index}與預(yù)取控制與保存模塊中保存的值相等的情況下，此時(shí)緩存控制器將預(yù)取控制與保存模塊中保存的數(shù)據(jù)提供給微處理器，同時(shí)向片內(nèi)非易失性存儲(chǔ)器發(fā)起地址為{{tag,index}+1,4’h0}的讀取請(qǐng)求(4’h0表示4個(gè)比特位寬的全0數(shù)據(jù)，即4位二進(jìn)制數(shù)0000)，由于該次片內(nèi)非易失性存儲(chǔ)器讀取請(qǐng)求實(shí)際上發(fā)生在微處理器需要該片內(nèi)非易失性存儲(chǔ)器地址的數(shù)據(jù)之前，并且所取的地址是預(yù)取控制與保存模塊的下一個(gè)順序地址，因此叫做順序指令預(yù)取。

在本實(shí)施例中，主要的能耗來(lái)源是讀寫(xiě)地址存儲(chǔ)器tag_ram能耗、讀寫(xiě)數(shù)據(jù)存儲(chǔ)器data_ram能耗、讀片內(nèi)非易失性存儲(chǔ)器flash能耗，其他數(shù)字電路的能耗可以忽略，同時(shí)，在以下的比較中微處理器mcu的工作頻率相同并且運(yùn)行相同的應(yīng)用程序，因此微處理器mcu的能耗影響也忽略。

對(duì)于存儲(chǔ)器，其能耗的計(jì)算方式如下：

存儲(chǔ)器能耗＝訪(fǎng)問(wèn)存儲(chǔ)器次數(shù)*存儲(chǔ)器訪(fǎng)問(wèn)功耗*存儲(chǔ)器訪(fǎng)問(wèn)時(shí)間＝訪(fǎng)問(wèn)存儲(chǔ)器次數(shù)*存儲(chǔ)器訪(fǎng)問(wèn)功耗/存儲(chǔ)器工作頻率。

下表列出了本實(shí)施例中地址存儲(chǔ)器tag_ram、數(shù)據(jù)存儲(chǔ)器data_ram、片內(nèi)非易失性存儲(chǔ)器flash的存儲(chǔ)器訪(fǎng)問(wèn)功耗/存儲(chǔ)器工作頻率數(shù)據(jù)。

在本實(shí)施例的soc系統(tǒng)上，運(yùn)行測(cè)試程序zip和sha，得到tag_ram、data_ram、flash的存儲(chǔ)器訪(fǎng)問(wèn)次數(shù)，并與一個(gè)沒(méi)有高速緩存的系統(tǒng)(flash位寬為36比特)做對(duì)比。由于本實(shí)施例中的flash工作頻率最高為30mhz，因此設(shè)定處理器的工作頻率為30mhz，ram的工作頻率為30mhz。

圖5是對(duì)比系統(tǒng)、本實(shí)施例系統(tǒng)在30mhzflash頻率下，運(yùn)行zip測(cè)試程序所需要的時(shí)間圖。

圖6是對(duì)比系統(tǒng)、本實(shí)施例系統(tǒng)在30mhzflash頻率下，運(yùn)行zip測(cè)試程序的總能耗圖。

可以看出，加入高速緩存之后，程序運(yùn)行速度基本不變(6516.9us→6588.6us)，程序的能耗降低了66.36％(54.78uj→18.428uj)。證明本發(fā)明提出的方法，可以保證應(yīng)用程序性能不變的前提下，降低soc芯片的能耗。

圖7是對(duì)比系統(tǒng)、本實(shí)施例系統(tǒng)在30mhzflash頻率下，運(yùn)行sha測(cè)試程序所需要的時(shí)間圖。

圖8是對(duì)比系統(tǒng)、本實(shí)施例系統(tǒng)在30mhzflash頻率下，運(yùn)行sha測(cè)試程序的總能耗圖。

可以看出，加入高速緩存之后，程序運(yùn)行速度基本不變(432.2us→441.7us)，程序的能耗降低了41.55％(3.389uj→1.981uj)。

盡管本發(fā)明的內(nèi)容已經(jīng)通過(guò)上述優(yōu)選實(shí)施例作了詳細(xì)介紹，但應(yīng)當(dāng)認(rèn)識(shí)到上述的描述不應(yīng)被認(rèn)為是對(duì)本發(fā)明的限制。在本領(lǐng)域技術(shù)人員閱讀了上述內(nèi)容后，對(duì)于本發(fā)明的多種修改和替代都將是顯而易見(jiàn)的。因此，本發(fā)明的保護(hù)范圍應(yīng)由所附的權(quán)利要求來(lái)限定。