本申請要求2015年11月30日向韓國知識產(chǎn)權(quán)局提交的申請?zhí)枮?0-2015-0169378的韓國專利申請的優(yōu)先權(quán)，其全部內(nèi)容通過引用合并于本文。

技術(shù)領(lǐng)域

各種實施例總體而言涉及一種數(shù)據(jù)傳輸設(shè)備，更具體而言，涉及一種能夠降低緩沖器中的鎖存器尺寸的數(shù)據(jù)傳輸設(shè)備。

背景技術(shù)：

通常，當(dāng)數(shù)據(jù)在處理器之間傳輸時，由于處理器的數(shù)據(jù)處理速度存在差異，所以在數(shù)據(jù)被傳輸時會發(fā)生等待狀態(tài)。為了實質(zhì)上防止這種情況并且縮短數(shù)據(jù)處理速度，F(xiàn)IFO(先進(jìn)先出)緩沖器用作緩沖儲存器件。

FIFO緩沖器被設(shè)置在處理器之間以執(zhí)行緩沖來用于接收以及輸出傳輸數(shù)據(jù)。在用于處理從FIFO緩沖器傳輸來的數(shù)據(jù)的方法中，首先輸入的數(shù)據(jù)被首先輸出。

FIFO緩沖器實質(zhì)上通過利用寫入指針和讀取指針來管理數(shù)據(jù)輸入/輸出。這種FIFO緩沖器被廣泛地用于諸如SoC(片上系統(tǒng))的半導(dǎo)體系統(tǒng)中。

由于FIFO緩沖器在寫入側(cè)和讀取側(cè)具有指針，所以兩個指針成對使用。指針表示了數(shù)據(jù)應(yīng)當(dāng)傳輸?shù)姆较?，指示出傳輸是否正被?zhí)行，或者根據(jù)其地址來指示出傳輸是否已經(jīng)完成。

技術(shù)實現(xiàn)要素：

在一個實施例中，一種數(shù)據(jù)傳輸設(shè)備包括：移位器模塊，其產(chǎn)生具有不同的數(shù)據(jù)格式的第一輸入信號和第二輸入信號以及具有不同的數(shù)據(jù)格式的第一輸出信號和第二輸出信號。數(shù)據(jù)傳輸設(shè)備還包括：輸入/輸出控制模塊，其根據(jù)模式信號來選擇第一輸入信號和第一輸出信號，并且輸出用于控制數(shù)據(jù)輸入/輸出操作的輸入控制信號和輸出控制信號，或者選擇第二輸入信號和第二輸出信號并輸出輸入控制信號和輸出控制信號。數(shù)據(jù)傳輸設(shè)備還包括：緩沖器模塊，其根據(jù)輸入控制信號來鎖存具有不同的數(shù)據(jù)位寬度的第一輸入數(shù)據(jù)或者第二輸入數(shù)據(jù)，以及根據(jù)輸出控制信號來輸出具有不同的數(shù)據(jù)位寬度的第一輸出數(shù)據(jù)或者第二輸出數(shù)據(jù)。

在一個實施例中，一種數(shù)據(jù)傳輸設(shè)備包括：第一移位器，其被配置為輸出第一輸入信號和第一輸出信號。所述數(shù)據(jù)傳輸設(shè)備還包括：第二移位器，其被配置為輸出第二輸入信號和第二輸出信號。所述數(shù)據(jù)傳輸設(shè)備還包括：輸入/輸出控制模塊，其被配置為接收第一輸入信號和第二輸入信號以及第一輸出信號和第二輸出信號，以輸出輸出控制信號和輸入控制信號。另外，所述數(shù)據(jù)傳輸設(shè)備還包括：緩沖器模塊，其被配置為接收輸入控制信號和輸出控制信號，并且輸出第一輸出數(shù)據(jù)和第二輸出數(shù)據(jù)。

在一個實施例中，一種數(shù)據(jù)傳輸設(shè)備包括：移位器模塊，其被配置為產(chǎn)生第一輸入信號、第二輸入信號、第一輸出信號和第二輸出信號。所述數(shù)據(jù)傳輸設(shè)備還包括：輸入/輸出控制模塊，其被配置為響應(yīng)于第一輸入信號、第二輸入信號、第一輸出信號和第二輸出信號而輸出輸入控制信號和輸出控制信號。所述數(shù)據(jù)傳輸設(shè)備還包括：緩沖器模塊，其被配置為接收輸入控制信號和輸出控制信號，并且輸出第一輸出數(shù)據(jù)和第二輸出數(shù)據(jù)。

其中，緩沖器模塊被配置為從輸入/輸出控制模塊接收選擇控制信號以及第一輸入數(shù)據(jù)和第二輸入數(shù)據(jù)。

其中，緩沖器模塊根據(jù)第一模式信號和第二模式信號來選擇第一輸入數(shù)據(jù)或者第二輸入數(shù)據(jù)。

其中，當(dāng)?shù)谝荒Ｊ叫盘柋患せ顣r，緩沖器模塊選擇第一輸入數(shù)據(jù)。

其中，當(dāng)?shù)诙Ｊ叫盘柋患せ顣r，緩沖器模塊選擇第二輸入數(shù)據(jù)。

其中，當(dāng)輸入控制信號被施加時，緩沖器模塊將輸入數(shù)據(jù)儲存在相應(yīng)的鎖存器中。

其中，當(dāng)輸出控制信號被施加時，緩沖器模塊輸出相應(yīng)的索引中儲存的第二輸出數(shù)據(jù)。

其中，緩沖器模塊根據(jù)選擇控制信號來選擇性地輸出第一輸出數(shù)據(jù)。

其中，當(dāng)選擇控制信號被去激活時，緩沖器模塊輸出第二輸出數(shù)據(jù)。

其中，緩沖器模塊根據(jù)第一模式信號或者第二模式信號來選擇第一輸入數(shù)據(jù)或者第二輸入數(shù)據(jù)。

其中，緩沖器模塊根據(jù)第一模式信號還是第二模式信號已經(jīng)被激活來選擇第一輸入數(shù)據(jù)或者第二輸入數(shù)據(jù)。

其中，緩沖器模塊根據(jù)輸入控制信號來順序地鎖存第一輸入數(shù)據(jù)和第二輸入數(shù)據(jù)。

其中，當(dāng)?shù)谝灰莆黄骱偷诙莆黄骶哂胁煌臄?shù)據(jù)格式時，緩沖器模塊被共享。

其中，移位器模塊包括：第一移位器和第二移位器，其被配置為共享緩沖器模塊。

附圖說明

圖1為說明了根據(jù)本發(fā)明的實施例的數(shù)據(jù)傳輸設(shè)備的配置圖。各種實施例致力于通過允許鎖存器由具有不同尺寸的索引數(shù)據(jù)共享，來減小數(shù)據(jù)傳輸設(shè)備的面積。根據(jù)本發(fā)明，允許鎖存器由具有不同尺寸的索引數(shù)據(jù)來共享，使得能夠減小數(shù)據(jù)傳輸設(shè)備的面積。

圖2為說明圖1中的輸入/輸出控制模塊的具體配置圖。

圖3為說明圖2中的輸入控制單元的具體電路圖。

圖4為說明圖2中的輸出控制單元的具體電路圖。

圖5為圖示圖1中的緩沖器模塊的配置圖。

圖6為圖示圖5中的緩沖器模塊的具體配置圖。

圖7和圖8為根據(jù)本發(fā)明的實施例的用于解釋數(shù)據(jù)傳輸設(shè)備的操作的操作時序圖。

圖9說明根據(jù)本發(fā)明的實施例的利用存儲器控制器電路的系統(tǒng)的框圖。

具體實施方式

在下文中，下面將通過實施例的各種示例而參照附圖來描述數(shù)據(jù)傳輸設(shè)備。

參見圖1，描述了說明根據(jù)本發(fā)明的實施例的數(shù)據(jù)傳輸設(shè)備的配置圖。此外，數(shù)據(jù)傳輸設(shè)備的全部內(nèi)部部件可以被配置為電路等等。

本發(fā)明的實施例包括：移位器模塊100、輸入/輸出控制模塊200以及緩沖器模塊300。

移位器模塊100產(chǎn)生具有彼此不同的數(shù)據(jù)格式的輸入信號PIN_A和PIN_B以及具有彼此不同的數(shù)據(jù)格式的輸出信號POUT_A和POUT_B。這種移位器模塊100包括第一移位器110和第二移位器120。

第一移位器110將在其中數(shù)據(jù)格式已經(jīng)被設(shè)定為“A”的輸入信號PIN_A和輸出信號POUT_A輸出至輸入/輸出控制模塊200。第二移位器120將在其中數(shù)據(jù)格式已經(jīng)被設(shè)定為“B”的輸入信號PIN_B和輸出信號POUT_B輸出至輸入/輸出控制模塊200。

在數(shù)據(jù)格式被設(shè)定為“A”時，其表示數(shù)據(jù)延遲長并且數(shù)據(jù)位寬度小。在數(shù)據(jù)格式被設(shè)定為“B”時，其表示數(shù)據(jù)延遲短并且數(shù)據(jù)位寬度大。

這種第一移位器110和第二移位器120將具有彼此不同的數(shù)據(jù)格式的信號延遲。在本發(fā)明的實施例中，第一移位器110和第二移位器120具有彼此不同的數(shù)據(jù)格式，但是共享一個緩沖器模塊300。

輸入/輸出控制模塊200響應(yīng)于輸入信號PIN_A和PIN_B、輸出信號POUT_A和POUT_B以及模式信號MODE_A和MODE_B來輸出用于控制緩沖器模塊300的數(shù)據(jù)輸入/輸出操作的控制信號。

這種輸入/輸出控制模塊200將用于控制數(shù)據(jù)輸入的輸入控制信號PI<0:2n-1>、用于控制數(shù)據(jù)輸出的輸出控制信號PO<0:2n-1>以及選擇控制信號PO_2n輸出至緩沖器模塊300。

輸入/輸出控制模塊200根據(jù)模式信號MODE_A和模式信號MODE_B來選擇第一移位器110的輸出或者第二移位器120的輸出。

在模式信號MODE_A已經(jīng)被激活時，輸入/輸出控制模塊200選擇從第一移位器110施加的輸入信號PIN_A和輸出信號POUT_A，并且輸出輸入控制信號PI<0:2n-1>、輸出控制信號PO<0:2n-1>和選擇控制信號PO_2n。

在模式信號MODE_B已經(jīng)被激活時，輸入/輸出控制模塊200選擇從第二移位器120施加的輸入信號PIN_B和輸出信號POUT_B，并且輸出輸入控制信號PI<0:2n-1>、輸出控制信號PO<0:2n-1>和選擇控制信號PO_2n。

緩沖器模塊300接收索引脈沖信號，并且控制執(zhí)行數(shù)據(jù)輸入/輸出。這種緩沖器模塊300響應(yīng)于輸入控制信號PI<0:2n-1>、輸出控制信號PO<0:2n-1>和選擇控制信號PO_2n來緩沖輸入數(shù)據(jù)A_IN<0:K-1>和B_IN<0:2K-1>。然后，緩沖器模塊300輸出輸出數(shù)據(jù)DOUT_B<0:2K-1>和DOUT_A<0:K-1>。

輸入數(shù)據(jù)A_IN<0:K-1>表示K個數(shù)據(jù)片段，并且具有小的數(shù)據(jù)位寬度。輸入數(shù)據(jù)B_IN<0:2K-1>表示2K個數(shù)據(jù)片段，并且具有大的數(shù)據(jù)位寬度。

輸出數(shù)據(jù)DOUT_A<0:K-1>表示K個數(shù)據(jù)片段，并且具有小的數(shù)據(jù)位寬度。輸出數(shù)據(jù)DOUT_B<0:2K-1>表示2K個數(shù)據(jù)片段，并且具有大的數(shù)據(jù)位寬度。

在本發(fā)明的實施例中，輸入數(shù)據(jù)B_IN<0:2K-1>的數(shù)據(jù)位寬度可以具有輸入數(shù)據(jù) A_IN<0:K-1>兩倍大的尺寸。此外，在本發(fā)明的實施例中，輸出數(shù)據(jù)DOUT_B<0:2K-1>的數(shù)據(jù)位寬度可以具有輸出數(shù)據(jù)DOUT_A<0:K-1>兩倍大的尺寸。

如上所述，在本發(fā)明的實施例中，即使當(dāng)?shù)谝灰莆黄?10與第二移位器120具有彼此不同的數(shù)據(jù)格式時，也共享一個緩沖器模塊300，使得能夠進(jìn)行數(shù)據(jù)傳輸。

參見圖2，描述了說明圖1中的輸入/輸出控制模塊的具體配置圖。

輸入/輸出控制模塊200包括：選擇單元210和230、輸入控制單元220以及輸出控制單元240。

選擇單元210響應(yīng)于模式信號MODE_A和模式信號MODE_B來選擇輸入信號PIN_A和輸入信號PIN_B中的任意一個，并且輸出輸入信號PIN。例如，當(dāng)模式信號MODE_A已經(jīng)被激活時，選擇單元210選擇輸入信號PIN_A，而當(dāng)模式信號MODE_B已經(jīng)被激活時，選擇單元210選擇輸入信號PIN_B。這種選擇單元210可以包括多路復(fù)用器。

輸入控制單元220響應(yīng)于輸入信號PIN、模式信號MODE_A和模式信號MODE_B來輸出輸入控制信號PI<0:2n-1>。輸入控制單元220可以通過設(shè)定信號SET來進(jìn)行設(shè)定，并且可以通過復(fù)位信號RESET來進(jìn)行復(fù)位。

選擇單元230響應(yīng)于模式信號MODE_A和模式信號MODE_B來選擇輸出信號POUT_A和輸出信號POUT_B中的任意一個。然后，選擇單元230輸出輸出信號POUT。例如，當(dāng)模式信號MODE_A已經(jīng)被激活時，選擇單元230選擇輸出信號POUT_A。另外，當(dāng)模式信號MODE_B已經(jīng)被激活時，選擇單元230選擇輸出信號POUT_B。這種選擇單元230可以包括多路復(fù)用器。

輸出控制單元240響應(yīng)于輸出信號POUT、模式信號MODE_A和模式信號MODE_B來輸出輸出控制信號PO<0:2n-1>。輸出控制單元240可以通過設(shè)定信號SET來進(jìn)行設(shè)定，并且可以通過復(fù)位信號RESET來進(jìn)行復(fù)位。此外，輸出控制單元240輸出用于選擇緩沖器模塊300的輸出的選擇控制信號PO_2n。

參見圖3，描述了說明圖2中的輸入控制單元220的具體電路圖。

輸入控制單元220包括：信號發(fā)生部220和組合部223。

信號發(fā)生部221響應(yīng)于輸入信號PIN來順序地激活并輸出計數(shù)信號IN<0:2n-1>。

信號發(fā)生部221包括：反相器IV1、多個觸發(fā)器F/F1至F/F8以及選擇部分222。 多個觸發(fā)器F/F1至F/F8可以被配置為串聯(lián)耦接的環(huán)形計數(shù)器(ring counter)，并且2n個觸發(fā)器可以彼此電耦接。在多個觸發(fā)器F/F1至F/F8中，可以根據(jù)模式信號MODE_A和MODE_B而改變環(huán)的尺寸。

在多個觸發(fā)器F/F1至F/F8中，計數(shù)信號IN<0:2n-1>的邏輯電平同步于輸入信號PIN的上升沿或者下降沿的時間點而改變。此外，通過反相器IV1反相的輸入信號PIN經(jīng)由其時鐘輸入端子而被施加至多個觸發(fā)器F/F1至F/F8。由于輸入信號PIN是低電平觸發(fā)，因此多個觸發(fā)器F/F1至F/F8的計數(shù)操作被執(zhí)行。

在多個觸發(fā)器F/F1至F/F8之中，第一級的觸發(fā)器F/F1的初始化操作通過設(shè)定信號SET來進(jìn)行設(shè)定。其它的觸發(fā)器F/F2至F/F8可以通過復(fù)位信號RESET來進(jìn)行初始化。

多個觸發(fā)器F/F1至F/F8可以被劃分為兩個組G1和G2。組G1和組G2可以包括基本上相同數(shù)量的觸發(fā)器F/F。

當(dāng)模式信號MODE_A被激活時，包括2n個計數(shù)器的組G1和G2中的觸發(fā)器F/F1至F/F8全部被利用。然而，當(dāng)模式信號MODE_B被激活時，僅組G1中的觸發(fā)器F/F1至F/F4被利用。

組G1將位于多個觸發(fā)器F/F1至F/F8的中心處的觸發(fā)器F/F4的計數(shù)信號IN<n-1>輸出。組G2將位于多個觸發(fā)器F/F1至F/F8的最后級處的觸發(fā)器F/F8的計數(shù)信號IN<2n-1>輸出。

選擇部分222響應(yīng)于模式信號MODE_A和MODE_B來選擇組G1的計數(shù)信號IN<n-1>和組G2的計數(shù)信號IN<2n-1>中的任意一個。當(dāng)模式信號MODE_A被激活時，選擇部分222選擇組G2的計數(shù)信號IN<2n-1>。然而，當(dāng)模式信號MODE_B被激活時，選擇部分222選擇組G1的計數(shù)信號IN<n-1>。

從選擇部分222輸出的信號被反饋至第一級的觸發(fā)器F/F1。選擇部分222可以包括多路復(fù)用器。

組合部223包括：多個與非(NAND)門ND1至ND8、多個反相器IV1至IV9以及多個選擇部分224至227。多個選擇部分224至227可以分別包括多路復(fù)用器。

與非門ND1對輸入信號PIN與第一觸發(fā)器F/F1的計數(shù)信號IN<0>執(zhí)行與非運算。反相器IV2將與非門ND1的輸出反相，并且輸出輸入控制信號PI<0>。

此外，與非門ND2對輸入信號PIN與第二觸發(fā)器F/F2的計數(shù)信號IN<1>執(zhí)行與非運算。反相器IV3將與非門ND2的輸出反相，并且輸出輸入控制信號PI<1>。

此外，與非門ND3對輸入信號PIN與觸發(fā)器F/F3的計數(shù)信號IN<n-2>執(zhí)行與非運算。反相器IV4將與非門ND3的輸出反相，并且輸出輸入控制信號PI<n-2>。

此外，與非門ND4對輸入信號PIN與觸發(fā)器F/F4的計數(shù)信號IN<n-1>執(zhí)行與非運算。反相器IV5將與非門ND4的輸出反相，并且輸出輸入控制信號PI<n-1>。

選擇部分224響應(yīng)于模式信號MODE_A和MODE_B來選擇組G2的第一觸發(fā)器F/F5的計數(shù)信號IN<n>和組G1的第一觸發(fā)器F/F1的計數(shù)信號IN<0>中的任意一個。然后，選擇部分224輸出選擇信號IND<n>。

當(dāng)模式信號MODE_A被激活時，選擇部分224選擇組G2的計數(shù)信號IN<n>。然而，當(dāng)模式信號MODE_B被激活時，選擇部分224選擇組G1的計數(shù)信號IN<0>。

此外，選擇部分225響應(yīng)于模式信號MODE_A和MODE_B來選擇組G2的第二觸發(fā)器F/F6的計數(shù)信號IN<n+1>和組G1的第二觸發(fā)器F/F2的計數(shù)信號IN<1>中的任意一個。然后，選擇部分225輸出選擇信號IND<n+1>。

當(dāng)模式信號MODE_A被激活時，選擇部分225選擇組G2的計數(shù)信號IN<n+1>。然而，當(dāng)模式信號MODE_B被激活時，選擇部分225選擇組G1的計數(shù)信號IN<1>。

此外，選擇部分226響應(yīng)于模式信號MODE_A和MODE_B來選擇組G2的第三觸發(fā)器F/F7的計數(shù)信號IN<2n-2>和組G1的第三觸發(fā)器F/F3的計數(shù)信號IN<n-2>中的任意一個。然后，選擇部分226輸出選擇信號IND<2n-2>。

當(dāng)模式信號MODE_A被激活時，選擇部分226選擇組G2的計數(shù)信號IN<2n-2>。然而，當(dāng)模式信號MODE_B被激活時，選擇部分226選擇組G1的計數(shù)信號IN<n-2>。

此外，選擇部分227響應(yīng)于模式信號MODE_A和MODE_B來選擇組G2的最后級的觸發(fā)器F/F8的計數(shù)信號IN<2n-1>和組G1的最后級的觸發(fā)器F/F4的計數(shù)信號IN<n-1>中的任意一個。另外，選擇部分227輸出選擇信號IND<2n-1>。

當(dāng)模式信號MODE_A被激活時，選擇部分227選擇組G2的計數(shù)信號IN<2n-1>。然而，當(dāng)模式信號MODE_B被激活時，選擇部分227選擇組G1的計數(shù)信號IN<n-1>。

此外，與非門ND5對輸入信號PIN與選擇部分224的選擇信號IND<n>執(zhí)行與非運算。反相器IV6將與非門ND5的輸出反相，并且輸出輸入控制信號PI<n>。

此外，與非門ND6對輸入信號PIN與選擇部分225的選擇信號IND<n+1>執(zhí)行與非運算。反相器IV7將與非門ND6的輸出反相，并且輸出輸入控制信號PI<n+1>。

此外，與非門ND7對輸入信號PIN與選擇部分226的選擇信號IND<2n-2>執(zhí)行與非運算。反相器IV8將與非門ND7的輸出反相，并且輸出輸入控制信號PI<2n-2>。

此外，與非門ND8對輸入信號PIN與選擇部分227的選擇信號IND<2n-1>執(zhí)行與非運算。反相器IV9將與非門ND8的輸出反相，并且輸出輸入控制信號PI<2n-1>。

如上所述，從組合部223輸出的輸入控制信號PI<0:2n-1>的脈沖根據(jù)觸發(fā)器F/F1至F/F8的輸出值而被使能或禁止。

參見圖4，描述了說明圖2中的輸出控制單元240的具體電路圖。

用于從輸出控制單元240輸出輸出控制信號PO<0:2n-1>的具體配置如圖3中所示。在下文中，將描述用于從輸出控制單元240輸出選擇控制信號PO_2n的具體配置。

輸出控制單元240包括多個與非門ND9至ND12。與非門ND9對輸出信號POUT與組G2的第一級的觸發(fā)器F/F5的計數(shù)信號IN<n>執(zhí)行與非運算。與非門ND10對輸出信號POUT與組G1的第一級的觸發(fā)器F/F1的計數(shù)信號IN<0>執(zhí)行與非運算。

此外，與非門ND11對與非門ND9的輸出、模式信號MODE_A以及與非門ND12的輸出執(zhí)行與非運算，并且輸出選擇控制信號PO_2n。此外，與非門ND12對選擇控制信號PO_2n與與非門ND10的輸出執(zhí)行與非運算，并且將運算結(jié)果輸出至與非門ND11。與非門ND11與ND12按照SR鎖存器結(jié)構(gòu)而彼此電耦接。

如上所述，當(dāng)輸出信號POUT和組G2的計數(shù)信號IN<n>已經(jīng)被激活，并且模式信號MODE_A已經(jīng)被激活時，輸出控制單元240將選擇控制信號PO_2n輸出為低電平。當(dāng)模式信號MODE_A已經(jīng)被激活時，輸入控制單元220的組G1和G2全部被利用。

然而，當(dāng)輸出信號POUT和組G1的計數(shù)信號IN<0>已經(jīng)被激活，并且模式信號MODE_A已經(jīng)被去激活時，輸出控制單元240將選擇控制信號PO_2n輸出為高電平。當(dāng)模式信號MODE_A已經(jīng)被去激活時，僅輸入控制單元220的組G1被利用。

參見圖5，描述了說明圖1中的緩沖器模塊300的配置圖。

緩沖器模塊300包括：輸入選擇單元310、FIFO(先進(jìn)先出)緩沖器單元320以及輸出選擇單元330。輸入選擇單元310和輸出選擇單元330可以分別包括多路復(fù)用器。

輸入選擇單元310響應(yīng)于模式信號MODE_A和MODE_B來選擇輸入數(shù)據(jù)A_IN<0:K-1>和B_IN<0:2K-1>中的任意一個。當(dāng)模式信號MODE_A已經(jīng)被激活時，輸入選擇單元310選擇輸入數(shù)據(jù)A_IN<0:K-1>。然而，當(dāng)模式信號MODE_B已經(jīng)被激活時，輸入選擇單元310選擇輸入數(shù)據(jù)B_IN<0:2K-1>。

在數(shù)據(jù)被鎖存并且在預(yù)定時間之后輸出的延遲電路的情況下，當(dāng)延遲時間變長時，由于鎖存器的尺寸增大，因此其占據(jù)了大的面積。為了解決這種問題，使用能夠通過索引來儲存和輸出預(yù)定數(shù)量的數(shù)據(jù)的方法。

例如，在DRAM中存在CWL(Cas寫入延遲：在寫入命令被施加之后直到輸入外部寫入數(shù)據(jù)為止的延遲)延遲電路。

該電路的作用是儲存要在由MRS(模式寄存器組)設(shè)定的預(yù)定時間tCK期間寫入的地址，當(dāng)?shù)竭_(dá)期望的時刻時輸出寫入標(biāo)志和地址，以及產(chǎn)生寫入內(nèi)部命令。

在這種情況下，在要被延遲的時鐘周期期間，地址可以通過移位寄存器來傳輸。然而，當(dāng)?shù)刂方?jīng)由移位寄存器來傳輸時，由于使用了大的面積，因此使用能夠執(zhí)行FIFO(先進(jìn)先出)操作的數(shù)據(jù)鎖存器。

這種FIFO緩沖器單元320響應(yīng)于輸入控制信號PI<0:2n-1>和輸出控制信號PO<0:2n-1>來緩沖從輸入選擇單元310施加的數(shù)據(jù)，并且輸出輸出數(shù)據(jù)DOUT_B<0:2K-1>。當(dāng)輸入控制信號PI<0:2n-1>被施加時，F(xiàn)IFO緩沖器單元320將輸入數(shù)據(jù)儲存在相應(yīng)的鎖存器中。當(dāng)輸出控制信號PO<0:3>被施加時，F(xiàn)IFO緩沖器單元320將相應(yīng)的索引中儲存的數(shù)據(jù)輸出。

FIFO緩沖器單元320通過輸入控制信號PI<0:2n-1>來順序地鎖存從輸入選擇單元310施加的數(shù)據(jù)。另外，F(xiàn)IFO緩沖器單元320通過輸出控制信號PO<0:2n-1>來將數(shù)據(jù)順序地輸出至輸出選擇單元330。

然后，輸出選擇單元330響應(yīng)于選擇控制信號PO_2n來選擇性地輸出輸出數(shù)據(jù)DOUT_A<0:K-1>。

在選擇控制信號PO_2n的激活時刻，輸出選擇單元330選擇與輸出數(shù)據(jù)DOUT_B<0:2K-1>的1/2相對應(yīng)的輸出數(shù)據(jù)DOUT_B<0:K-1>，并且輸出輸出數(shù)據(jù)DOUT_A<0:K-1>。然而，在選擇控制信號PO_2n的去激活時刻，輸出選擇單元330將與輸出數(shù)據(jù)DOUT_B<0:2K-1>的1/2相對應(yīng)的輸出數(shù)據(jù)DOUT_B<K:2K-1>作為輸出數(shù)據(jù)DOUT_A<0:K-1>來輸出。

在要延遲的數(shù)據(jù)量大，并且要同時儲存的數(shù)據(jù)量大時，數(shù)據(jù)鎖存器也占據(jù)大的面積。然而，如果FIFO緩沖器單元320可以由輸出不同類型的數(shù)據(jù)的多個移位器110和120所共享，則面積的改善是可能的。

當(dāng)FIFO緩沖器單元320由彼此不同的元件(例如，移位器110和120)利用時，為了滿足每個操作所需的數(shù)據(jù)位寬度和延遲時間(同時操作的鎖存器的數(shù)量)可以不同。

然而，在本發(fā)明的實施例中，即使當(dāng)輸入數(shù)據(jù)A_IN<0:K-1>和B_IN<0:2K-1>的尺寸彼此不同時，F(xiàn)IFO緩沖器單元320的鎖存器也可以被共享利用。

參見圖6，描述了說明圖5中的緩沖器模塊300的具體配置圖。

輸入選擇單元310包括多個選擇部311至313。多個選擇部311至313可以分別包括多路復(fù)用器。

多個選擇部311至313中的每個響應(yīng)于模式信號MODE_A和MODE_B來選擇輸入數(shù)據(jù)A_IN<0:K-1>和B_IN<0:2K-1>中的任意一個。

當(dāng)模式信號MODE_A已經(jīng)被激活時，選擇部311選擇輸入數(shù)據(jù)A_IN<0>。然而，當(dāng)模式信號MODE_B已經(jīng)被去激活時，選擇部311選擇輸入數(shù)據(jù)B_IN<0>。

此外，當(dāng)模式信號MODE_A已經(jīng)被激活時，選擇部312選擇輸入數(shù)據(jù)A_IN<1>。然而，當(dāng)模式信號MODE_B已經(jīng)被去激活時，選擇部312選擇輸入數(shù)據(jù)B_IN<1>。

此外，當(dāng)模式信號MODE_A已經(jīng)被激活時，選擇部313選擇輸入數(shù)據(jù)A_IN<K-1>。然而，當(dāng)模式信號MODE_B已經(jīng)被去激活時，選擇部313選擇輸入數(shù)據(jù)B_IN<K-1>。

當(dāng)模式信號MODE_A已經(jīng)被激活時，選擇部314選擇輸入數(shù)據(jù)A_IN<0>。然而，當(dāng)模式信號MODE_B已經(jīng)被去激活時，選擇部314選擇輸入數(shù)據(jù)B_IN<K>。

當(dāng)模式信號MODE_A已經(jīng)被激活時，選擇部315選擇輸入數(shù)據(jù)A_IN<1>。然而，當(dāng)模式信號MODE_B已經(jīng)被去激活時，選擇部315選擇輸入數(shù)據(jù)B_IN<K+1>。

當(dāng)模式信號MODE_A已經(jīng)被激活時，選擇部316選擇輸入數(shù)據(jù)A_IN<K-1>。然而，當(dāng)模式信號MODE_B已經(jīng)被去激活時，選擇部316選擇輸入數(shù)據(jù)B_IN<2K-1>。

FIFO緩沖器單元320包括2K個FIFO鎖存器<0:2K-1>L1至L6。多個FIFO鎖存器<0:2K-1>L1至L6可以被布置為K行×2列的陣列。

與2K個FIFO鎖存器<0:2K-1>L1至L6的1/2相對應(yīng)的K個FIFO鎖存器<0:K-1> L1至L3響應(yīng)于輸入控制信號PI<0:n-1>和輸出控制信號PO<0:n-1>來操作。這種FIFO鎖存器<0:K-1>L1至L3對從選擇部311至313施加的數(shù)據(jù)進(jìn)行緩沖，并且輸出輸出數(shù)據(jù)DOUT_B<0:K-1>。

此外，與2K個FIFO鎖存器<0:2K-1>L1至L6的1/2相對應(yīng)的K個FIFO鎖存器<K:2K-1>L4至L6響應(yīng)于輸入控制信號PI<n:2n-1>和輸出控制信號PO<n:2n-1>來操作。這種FIFO鎖存器<K:2K-1>L4至L6對從選擇部314至316施加的數(shù)據(jù)進(jìn)行緩沖，并且輸出輸出數(shù)據(jù)DOUT_B<K:2K-1>。

在本發(fā)明的實施例中，已經(jīng)描述了緩沖器模塊300的鎖存器包括FIFO鎖存器L1至L6的示例。然而，本發(fā)明的實施例不限于此，而可以應(yīng)用至利用索引以及FIFO操作的所有數(shù)據(jù)鎖存器。

此外，輸出選擇單元330包括多個選擇部331至333。多個選擇部331至333可以分別包括多路復(fù)用器。

多個選擇部331至333中的每個響應(yīng)于選擇控制信號PO_2n來選擇輸出數(shù)據(jù)DOUT_B<0:K-1>和DOUT_B<K:2K-1>中的任意一個。

當(dāng)選擇控制信號PO_2n已經(jīng)被激活時，選擇部331選擇輸出數(shù)據(jù)DOUT_B<0>。然而，當(dāng)選擇控制信號PO_2n已經(jīng)被去激活時，選擇部331選擇輸出數(shù)據(jù)DOUT_B<K>。

此外，當(dāng)選擇控制信號PO_2n已經(jīng)被激活時，選擇部332選擇輸出數(shù)據(jù)DOUT_B<1>。然而，當(dāng)選擇控制信號PO_2n已經(jīng)被去激活時，選擇部332選擇輸出數(shù)據(jù)DOUT_B<K+1>。

此外，當(dāng)選擇控制信號PO_2n已經(jīng)被激活時，選擇部333選擇輸出數(shù)據(jù)DOUT_B<K-1>。然而，當(dāng)選擇控制信號PO_2n已經(jīng)被去激活時，選擇部333選擇輸出數(shù)據(jù)DOUT_B<2K-1>。

如上所述，在模式信號MODE_A的激活時刻，緩沖器模塊300將位于一行中的兩個FIFO鎖存器進(jìn)行組合，并且輸出一個數(shù)據(jù)片段DOUT_A<0:K-1>。然而，在模式信號MODE_B的激活時刻，緩沖器模塊300輸出與相應(yīng)的FIFO鎖存器相對應(yīng)的DOUT_B<0:2K-1>。

例如，當(dāng)模式信號MODE_A被激活時，要延遲的數(shù)據(jù)的數(shù)量為4位，并且同時能儲存的數(shù)據(jù)數(shù)量為2n(n為自然數(shù))。當(dāng)模式信號MODE_B被激活時，要延遲的數(shù)據(jù)的數(shù)量為8位，并且同時能夠儲存的數(shù)據(jù)數(shù)量為n(n為自然數(shù))。

當(dāng)模式信號MODE_A被激活時，與多個FIFO鎖存器L1至L6的1/2相對應(yīng)的鎖存器(例如，鎖存器L1至L3或者鎖存器L4至L6)的值由輸出選擇單元330的操作來進(jìn)行選擇，并且數(shù)據(jù)DOUT_A<0:K-1>被輸出。然而，當(dāng)模式信號MODE_B被激活時，全部的FIFO鎖存器L1至L6的輸出被選擇，并且數(shù)據(jù)DOUT_B<0:2K-1>被輸出。

參見圖7和圖8，描述了根據(jù)本發(fā)明的實施例的用于解釋數(shù)據(jù)傳輸設(shè)備的操作的操作時序圖。

圖7說明了當(dāng)模式信號MODE_A被激活時緩沖器模塊300的操作。圖8說明了當(dāng)模式信號MODE_B被激活時緩沖器模塊300的操作。

在圖7中，當(dāng)輸入信號PIN被施加至輸入控制單元220時，2n個輸入控制信號PI<0:2n-1>對應(yīng)于輸入信號PIN而被順序地激活。然后，輸入數(shù)據(jù)A_IN<0:K-1>對應(yīng)于輸入控制信號PI<0:2n-1>而被順序地輸入，使得2n個數(shù)據(jù)片段被儲存在FIFO鎖存器L1至L6中。圖7還說明了A(0)至A(n)。

此外，當(dāng)輸出信號POUT被施加至輸出控制單元240時，2n個輸出控制信號PO<0:2n-1>對應(yīng)于輸出信號POUT而被順序地激活。然后，n個輸出數(shù)據(jù)片段DOUT_A<0:K-1>對應(yīng)于輸出控制信號PO<0:2n-1>而被順序地輸出。

此時，當(dāng)選擇控制信號PO_2n處于低電平時，僅從與總的2n個FIFO鎖存器L1至L6的1/2相對應(yīng)的n個FIFO鎖存器L1至L3輸出的數(shù)據(jù)被輸出作為輸出數(shù)據(jù)DOUT_A<0:K-1>。在n個輸出數(shù)據(jù)片段DOUT_A<0:K-1>從FIFO鎖存器L1至L3輸出之后，選擇控制信號PO_2n被轉(zhuǎn)換為高電平。

在圖8中，輸入信號PIN被施加至輸入控制單元220。然后，n個輸入控制信號PI<0:n-1>被順序地激活，并且n個輸入控制信號PI<n:2n-1>被順序地激活。

因此，輸入數(shù)據(jù)A_IN<0:K-1>對應(yīng)于輸入控制信號PI<0:2n-1>而被順序地輸入，使得n個數(shù)據(jù)片段被儲存在FIFO鎖存器L1至L3中，并且n個數(shù)據(jù)片段被儲存在FIFO鎖存器L4至L6中。

此外，當(dāng)輸出信號POUT被施加至輸出控制單元240時，對應(yīng)于輸出信號POUT，n個輸出控制信號PO<0:n-1>被順序地激活，并且n個輸出控制信號PO<0:2n-1>被順序地激活。然后，n個輸出數(shù)據(jù)片段DOUT_B<0:K-1>對應(yīng)于輸出控制信號PO<0:n-1>而被順序地輸出，并且n個輸出數(shù)據(jù)片段DOUT_B<n:2K-1>被順序地輸出。圖8還說明了B(0)至B(n-2)、B(0)至B(4)以及PI(0)至PI<n+2>和PO<0>至PO<n+2>。

如上所述，共享專用于本發(fā)明的實施例的兩個數(shù)據(jù)延遲電路是可能的。此外，即使數(shù)據(jù)位寬度和在兩個延遲電路的延遲操作中能夠同時鎖存的數(shù)據(jù)量彼此不同，對鎖存器的共享也是可能的。

參見圖9，系統(tǒng)1000可以包括一個或多個處理器1100。處理器1100可以單獨地使用，或者與其它的處理器組合使用。芯片組1150可以與處理器1100電耦接。芯片組1150為用于系統(tǒng)1000的處理器1100與其它部件之間的信號的通信路徑。其它部件可以包括：存儲器控制器1200、輸入/輸出(“I/O”)總線1250以及盤驅(qū)動控制器1300。根據(jù)系統(tǒng)1000的配置，若干不同的信號中的任意一個可以通過芯片組1150來傳輸。

存儲器控制器1200可以電耦接至芯片組1150。存儲器控制器1200可以通過芯片組1150來接收從處理器1100提供的請求。存儲器控制器1200可以電耦接至一個或多個存儲器件1350。存儲器件1350可以包括以上所述的數(shù)據(jù)傳輸設(shè)備。

芯片組1150還可以電耦接至I/O總線1250。I/O總線1250可以用作信號從芯片組1150至I/O設(shè)備1410、1420和1430的通信路徑。I/O設(shè)備1410、1420和1430可以包括：鼠標(biāo)1410、視頻顯示器1420或者鍵盤1430。I/O總線1250可以利用若干通信協(xié)議中的任意一種來與I/O設(shè)備1410、1420和1430通信。

盤驅(qū)動控制器1300還可以電耦接至芯片組1150。盤驅(qū)動控制器1300可以用作芯片組1150與一個或多個內(nèi)部盤驅(qū)動器1450之間的通信路徑。盤驅(qū)動控制器1300和內(nèi)部盤驅(qū)動器1450可以利用幾乎任意類型的通信協(xié)議來彼此通信，或者與芯片組1150通信。

盡管以上已經(jīng)描述了各種實施例，但是對于本領(lǐng)域的技術(shù)人員將理解的是，所描述的實施例僅僅是示例。因此，不應(yīng)當(dāng)基于所描述的實施例來限制該數(shù)據(jù)傳輸設(shè)備。

附圖中每個元件的附圖標(biāo)記

100：移位器模塊

200：輸入/輸出控制模塊

300：緩沖器模塊