本發(fā)明有關(guān)于一種存儲器技術(shù)，且特別是有關(guān)于一種存儲器系統(tǒng)及其存儲器實(shí)體接口電路。

背景技術(shù)：

隨著處理器性能不斷的攀升，存儲器的技術(shù)亦需不斷隨之演進(jìn)，以在速度上獲得提升。以雙倍數(shù)據(jù)率同步動態(tài)隨機(jī)存取存儲器(double data Rate synchronous dynamic random access memory；DDR SDRAM)為例，目前可支持的速度高達(dá)每秒3GMbps。其時鐘周期時間(clock cycle time)遠(yuǎn)小于存儲器的實(shí)體接口電路的時鐘樹延遲時間，進(jìn)而造成實(shí)體接口電路設(shè)計(jì)上的困難。

因此，如何設(shè)計(jì)一個存儲器系統(tǒng)及其存儲器實(shí)體接口電路，以提升其精準(zhǔn)度與操作效率，乃為此一業(yè)界亟待解決的問題。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的一目的在于提供一種存儲器實(shí)體接口電路，電性連接于存儲器控制器以及存儲器裝置間。存儲器實(shí)體接口電路包含：時鐘產(chǎn)生模塊及多個先進(jìn)先出模塊。時鐘產(chǎn)生模塊產(chǎn)生參考時鐘信號以及多個輸出相關(guān)時鐘信號，其中參考時鐘信號傳送至存儲器裝置。先進(jìn)先出模塊根據(jù)寫入相關(guān)時鐘信號寫入存儲器控制器傳送的輸入信息，以及根據(jù)輸出相關(guān)時鐘信號其中之一讀取輸入信息以產(chǎn)生輸出信號，并傳送至存儲器裝置，以對存 儲器裝置進(jìn)行操作，其中寫入相關(guān)時鐘信號根據(jù)輸出相關(guān)時鐘信號其中之一分頻產(chǎn)生。

本發(fā)明的另一目的在于提供一種存儲器系統(tǒng)。存儲器系統(tǒng)包含：存儲器控制器、存儲器裝置以及存儲器實(shí)體接口電路。存儲器控制器產(chǎn)生輸入信息。存儲器實(shí)體接口電路電性連接于存儲器控制器以及存儲器裝置間。存儲器實(shí)體接口電路包含：時鐘產(chǎn)生模塊及多個先進(jìn)先出模塊。時鐘產(chǎn)生模塊產(chǎn)生參考時鐘信號以及多個輸出相關(guān)時鐘信號，其中參考時鐘信號傳送至存儲器裝置。先進(jìn)先出模塊根據(jù)寫入相關(guān)時鐘信號寫入存儲器控制器傳送的輸入信息，以及根據(jù)輸出相關(guān)時鐘信號其中之一讀取輸入信息以產(chǎn)生輸出信號，并傳送至存儲器裝置，以對存儲器裝置進(jìn)行操作，其中寫入相關(guān)時鐘信號根據(jù)輸出相關(guān)時鐘信號其中之一分頻產(chǎn)生。

本發(fā)明的優(yōu)點(diǎn)在于藉由在存儲器實(shí)體接口電路中設(shè)置先進(jìn)先出模塊，可有效地縮短用以傳遞各信號的時鐘樹，并可精確地控制此些信號的傳遞時序，提升存儲器裝置的操作效率及精確度。

附圖說明

第1圖為本發(fā)明一實(shí)施例中，一種存儲器系統(tǒng)的方塊圖；

第2圖為本發(fā)明一實(shí)施例中，存儲器實(shí)體接口電路的方塊圖；

第3圖為本發(fā)明一實(shí)施例中，時鐘產(chǎn)生模塊的方塊圖；

第4圖為本發(fā)明一實(shí)施例中，原始時鐘信號、致能信號、參考時鐘信號、控制輸出時鐘信號、數(shù)據(jù)輸出時鐘信號及其他內(nèi)部信號的波形圖；以及

第5圖為本發(fā)明一實(shí)施例中，第一先進(jìn)先出模塊及第三先進(jìn)先出模塊及的示意圖。

具體實(shí)施方式

請參照第1圖。第1圖為本發(fā)明一實(shí)施例中，一種存儲器系統(tǒng)1的方塊圖。存儲器系統(tǒng)1包含：存儲器控制器10、存儲器裝置12以及存儲器實(shí)體接口電路14。

如第1圖所示，存儲器實(shí)體接口電路14電性連接于存儲器控制器10以及存儲器裝置12之間。存儲器控制器10透過存儲器實(shí)體接口電路14傳送控制信號C/A，以對存儲器裝置12進(jìn)行數(shù)據(jù)Data的存取。

并且，存儲器控制器10更可與系統(tǒng)總線16連接，以與存儲器系統(tǒng)1外的其他電路模塊進(jìn)行溝通。舉例來說，存儲器系統(tǒng)1可設(shè)置于一個計(jì)算機(jī)系統(tǒng)(未繪示)中，以由計(jì)算機(jī)系統(tǒng)的處理器(未繪示)透過系統(tǒng)總線16存取存儲器裝置12內(nèi)儲的信息。

于一實(shí)施例中，存儲器裝置12為動態(tài)隨機(jī)存取存儲器(dynamic random access memory；DRAM)。于一實(shí)施例中，存儲器裝置12為雙倍數(shù)據(jù)率同步動態(tài)隨機(jī)存取存儲器(double data Rate synchronous dynamic random access memory；DDR SDRAM)。

請參照第2圖。第2圖為本發(fā)明一實(shí)施例中，存儲器實(shí)體接口電路14的方塊圖。存儲器實(shí)體接口電路14包括時鐘產(chǎn)生模塊200及數(shù)個先進(jìn)先出模塊。于本實(shí)施例中，先進(jìn)先出模塊包含第一先進(jìn)先出模塊202、第二先進(jìn)先出模塊204以及第三先進(jìn)先出模塊206。

時鐘產(chǎn)生模塊200產(chǎn)生參考時鐘信號PLL_DCK及數(shù)個輸出相關(guān)時鐘信號。于本實(shí)施例中，輸出相關(guān)時鐘信號包含控制輸出時鐘信號PLL_DCA以及數(shù)據(jù)輸出時鐘信號PLL_DQS。

參考時鐘信號PLL_DCK傳送至第1圖所繪示的存儲器裝置12成為參考時鐘信號DCK，以使存儲器裝置12根據(jù)參考時鐘信號DCK運(yùn)作。

第一先進(jìn)先出模塊202根據(jù)寫入相關(guān)時鐘信號PLL_PHY寫入第1圖的存儲器控制器10所傳送的控制信息c/a并予以暫存。于一實(shí)施例中，第一先進(jìn)先出模塊202系藉由端口WCLK接收寫入相關(guān)時鐘信號PLL_PHY，以做為將控制信息c/a寫入的參考時鐘。第一先進(jìn)先出模塊202進(jìn)一步自端口DIN接收控制信息c/a，以寫入至第一先進(jìn)先出模塊202內(nèi)部包含的儲存單元(未繪示)。

于一實(shí)施例中，寫入相關(guān)時鐘信號PLL_PHY是根據(jù)控制輸出時鐘信號PLL_DCA所產(chǎn)生。于一實(shí)施例中，存儲器實(shí)體接口電路14還包含分頻模塊208，用以接收控制輸出時鐘信號PLL_DCA，以進(jìn)行分頻并產(chǎn)生寫入相關(guān)時鐘信號PLL_PHY。

需注意的是，于其他實(shí)施例中，分頻模塊208亦可能設(shè)置以根據(jù)參考時鐘信號PLL_DCK、數(shù)據(jù)輸出時鐘信號PLL_DQS或其他可能的時鐘信號進(jìn)行分頻，以達(dá)到產(chǎn)生相關(guān)時鐘信號PLL_PHY的功效，不限于由控制輸出時鐘信號PLL_DCA產(chǎn)生。

于不同的實(shí)施例中，分頻模塊208可依實(shí)際需求，對控制輸出時鐘信號PLL_DCA的頻率除以1(即相當(dāng)于原頻率)、除以2、除以4或是除以其他倍數(shù)來產(chǎn)生寫入相關(guān)時鐘信號PLL_PHY。

藉由分頻的方式，第一先進(jìn)先出模塊202內(nèi)部大多數(shù)的邏輯單元可選擇性地在與存儲器裝置12相同的頻率下運(yùn)作，亦或在較低的頻率下運(yùn)作。

于一實(shí)施例中，第一先進(jìn)先出模塊202藉由端口RCLK接收控制輸出時鐘信號PLL_DCA。接著，第一先進(jìn)先出模塊202根據(jù)控制輸出時鐘信號PLL_DCA讀取控制信息c/a，并自端口DOUT產(chǎn)生控制信號C/A，并傳送至第1圖所繪示的存儲器裝置12。于一實(shí)施例中，控制信號C/A包含指令及地址，并據(jù)以對存儲器裝置12進(jìn)行存取。于一實(shí)施例中，存儲 器裝置12可根據(jù)前述的參考時鐘信號DCK對控制信號C/A進(jìn)行取樣，以依其時鐘讀取正確的指令及地址。

于一實(shí)施例中，存儲器實(shí)體接口電路14還包含延遲鎖定回路(digital locked loop；DLL)210，用以對數(shù)據(jù)輸出時鐘信號PLL_DQS進(jìn)行相移，以產(chǎn)生不同相位的第一數(shù)據(jù)輸出時鐘信號PLL_DQS1以及第二數(shù)據(jù)輸出時鐘信號PLL_DQS2。

第二先進(jìn)先出模塊204根據(jù)寫入相關(guān)時鐘信號PLL_PHY寫入第1圖的存儲器控制器10所傳送的數(shù)據(jù)致能信息Data Enable并予以暫存。于一實(shí)施例中，第二先進(jìn)先出模塊204系藉由端口WCLK接收寫入相關(guān)時鐘信號PLL_PHY，以做為將數(shù)據(jù)致能信息Data Enable寫入的參考時鐘。第二先進(jìn)先出模塊204進(jìn)一步自端口DIN接收數(shù)據(jù)致能信息Data Enable，以寫入至第二先進(jìn)先出模塊204內(nèi)部包含的儲存單元(未繪示)。

于一實(shí)施例中，第二先進(jìn)先出模塊204藉由端口RCLK接收第一數(shù)據(jù)輸出時鐘信號PLL_DQS1。接著，第二先進(jìn)先出模塊204根據(jù)第一數(shù)據(jù)輸出時鐘信號PLL_DQS1讀取數(shù)據(jù)致能信息Data Enable，并自端口DOUT產(chǎn)生數(shù)據(jù)閃控信號DQS，并傳送至第1圖所繪示的存儲器裝置12。

第三先進(jìn)先出模塊206根據(jù)寫入相關(guān)時鐘信號PLL_PHY寫入第1圖的存儲器控制器10所傳送的數(shù)據(jù)信息Data并予以暫存。于一實(shí)施例中，第三先進(jìn)先出模塊206系藉由端口WCLK接收寫入相關(guān)時鐘信號PLL_PHY，以做為將數(shù)據(jù)信息Data寫入的參考時鐘。第三先進(jìn)先出模塊206進(jìn)一步自端口DIN接收數(shù)據(jù)信息Data，以寫入至第三先進(jìn)先出模塊206內(nèi)部包含的儲存單元(未繪示)。

于一實(shí)施例中，第三先進(jìn)先出模塊206藉由端口RCLK接收第二數(shù)據(jù)輸出時鐘信號PLL_DQS2。接著，第三先進(jìn)先出模塊206根據(jù)第二數(shù)據(jù)輸出時鐘信號PLL_DQS2讀取數(shù)據(jù)信息Data，并自端口DOUT產(chǎn)生數(shù)據(jù)信 號DQ，并傳送至第1圖所繪示的存儲器裝置12。存儲器裝置12將可根據(jù)數(shù)據(jù)閃控信號DQS接收數(shù)據(jù)信號DQ。

于一實(shí)施例中，存儲器實(shí)體接口電路14還包含時鐘樹B1、B2、B3及B4。其中，時鐘樹B1連接于時鐘產(chǎn)生模塊200以及存儲器裝置12間，以傳送參考時鐘信號DCK。時鐘樹B2實(shí)際上連接于第一先進(jìn)先出模塊202、時鐘產(chǎn)生模塊200以及存儲器裝置12間，為傳送控制輸出時鐘信號PLL_DCA以及控制信號C/A的路徑。然而，為便于說明，在第2圖中僅范例性地將時鐘樹B2繪示于第一先進(jìn)先出模塊202和時鐘產(chǎn)生模塊200之間。

時鐘樹B3實(shí)際上連接于第二先進(jìn)先出模塊204、時鐘產(chǎn)生模塊200以及存儲器裝置12間，為傳送第一數(shù)據(jù)輸出時鐘信號PLL_DQS1以及數(shù)據(jù)閃控信號DQS的路徑。時鐘樹B4實(shí)際上連接于第三先進(jìn)先出模塊206、時鐘產(chǎn)生模塊200以及存儲器裝置12間，為傳送第二數(shù)據(jù)輸出時鐘信號PLL_DQS2以及數(shù)據(jù)信號DQ的路徑。然而，為便于說明，在第2圖中僅范例性地將時鐘樹B3及B4繪示于第二先進(jìn)先出模塊204、第三先進(jìn)先出模塊206和時鐘產(chǎn)生模塊200之間。

藉由第一先進(jìn)先出模塊202、第二先進(jìn)先出模塊204以及第三先進(jìn)先出模塊206的設(shè)置，上述的時鐘樹B2、B3及B4的長度可大幅縮短。于一實(shí)施例中，上述的時鐘樹B1、B2、B3及B4系為互相平衡。亦即信號經(jīng)過時鐘樹B1、B2、B3及B4的時間延遲大致相等。

因此，由上述說明可知，第一至第三先進(jìn)先出模塊202、204及206可有效地縮短用以傳遞各信號的時鐘樹，提升存儲器裝置12的操作效率。

并且，第一至第三先進(jìn)先出模塊202、204及206可根據(jù)相同的寫入相關(guān)時鐘信號PLL_PHY同步寫入相關(guān)的輸入信息，且此寫入相關(guān)時鐘信號PLL_PHY可經(jīng)由控制輸出時鐘信號PLL_DCA或其他時鐘信號降頻而 來，使第一至第三先進(jìn)先出模塊202、204及206內(nèi)部大多數(shù)組件可運(yùn)作于較低的頻率，將使自動布局繞線的時序容易收斂。

此外，第一至第三先進(jìn)先出模塊202、204及206所輸出的信號則可依不同的輸出相關(guān)時鐘信號進(jìn)行輸出，在時序上的調(diào)整較為彈性。

請同時參照第3圖。第3圖為本發(fā)明一實(shí)施例中，時鐘產(chǎn)生模塊200的方塊圖。

時鐘產(chǎn)生模塊200包含時鐘產(chǎn)生單元30以及數(shù)個時鐘輸出單元32、34及36。其中，時鐘產(chǎn)生單元300產(chǎn)生原始時鐘信號PLL_CLK。時鐘輸出單元32、34及36分別根據(jù)原始時鐘信號PLL_CLK以及致能信號CLK_EN，產(chǎn)生參考時鐘信號PLL_DCK、控制輸出時鐘信號PLL_DCA以及數(shù)據(jù)輸出時鐘信號PLL_DQS。

請同時參照第4圖。第4圖為本發(fā)明一實(shí)施例中，原始時鐘信號PLL_CLK、致能信號CLK_EN、參考時鐘信號PLL_DCK、控制輸出時鐘信號PLL_DCA、數(shù)據(jù)輸出時鐘信號PLL_DQS及其他內(nèi)部信號的波形圖。

時鐘輸出單元32包含相位內(nèi)插單元320、同步致能單元322及突波消除單元324。其中，相位內(nèi)插單元320對原始時鐘信號PLL_CLK進(jìn)行相移，以產(chǎn)生相移后時鐘信號PH_DCK。于本實(shí)施例中，相移后時鐘信號PH_DCK系相對原始時鐘信號PLL_CLK相移了90度。

同步致能單元322根據(jù)致能信號CLK_EN以及相移后時鐘信號PH_DCK產(chǎn)生同步致能信號EN_DCK。需注意的是，于本實(shí)施例中，致能信號CLK_EN系可由時鐘產(chǎn)生模塊200包含的致能開關(guān)38產(chǎn)生。于一實(shí)施例中，在同步致能單元322接收到致能信號CLK_EN后，是對應(yīng)相移后時鐘信號PH_DCK的一周期內(nèi)的波形負(fù)緣起始產(chǎn)生同步致能信號EN_DCK。

突波消除單元324根據(jù)同步致能信號EN_DCK導(dǎo)通以輸出相移后時鐘信號PH_DCK做為參考時鐘信號PLL_DCK。

時鐘輸出單元34包含相位內(nèi)插單元340、同步致能單元342及突波消除單元344。其中，相位內(nèi)插單元340對原始時鐘信號PLL_CLK進(jìn)行相移，以產(chǎn)生相移后時鐘信號PH_DCA。于本實(shí)施例中，相移后時鐘信號PH_DCA系相對原始時鐘信號PLL_CLK相移了0度。亦即相移后時鐘信號PH_DCA實(shí)際上與原始時鐘信號PLL_CLK同相。

同步致能單元342根據(jù)致能信號CLK_EN以及相移后時鐘信號PH_DCA產(chǎn)生同步致能信號EN_DCA。于一實(shí)施例中，在同步致能單元342接收到致能信號CLK_EN后，是對應(yīng)相移后時鐘信號PH_DCA的一周期內(nèi)的波形負(fù)緣起始產(chǎn)生同步致能信號EN_DCA。

突波消除單元344根據(jù)同步致能信號EN_DCA導(dǎo)通以輸出相移后時鐘信號PH_DCA做為控制輸出時鐘信號PLL_DCA。

時鐘輸出單元36包含相位內(nèi)插單元360、同步致能單元362及突波消除單元364。其中，相位內(nèi)插單元360對原始時鐘信號PLL_CLK進(jìn)行相移，以產(chǎn)生相移后時鐘信號PH_DQS。于本實(shí)施例中，相移后時鐘信號PH_DQS系相對原始時鐘信號PLL_CLK相移了270度。

同步致能單元362根據(jù)致能信號CLK_EN以及相移后時鐘信號PH_DQS產(chǎn)生同步致能信號EN_DQS。于一實(shí)施例中，在同步致能單元362接收到致能信號CLK_EN后，是對應(yīng)相移后時鐘信號PH_DQS的一周期內(nèi)的波形負(fù)緣起始產(chǎn)生同步致能信號EN_DQS。

突波消除單元364根據(jù)同步致能信號EN_DQS導(dǎo)通以輸出相移后時鐘信號PH_DQS做為數(shù)據(jù)輸出時鐘信號PLL_DQS。

于一實(shí)施例中，對應(yīng)于相移后時鐘信號PH_DCA以及相移后時鐘信號PH_DQS的同步致能單元342及362，于同一周期內(nèi)，例如第4圖繪示的周期40中，產(chǎn)生同步致能信號EN_DCA及EN_DQS。因此，控制輸出時鐘信號PLL_DCA以及數(shù)據(jù)輸出時鐘信號PLL_DQS將可在同一周期內(nèi)產(chǎn)生，避免時序不一致時，無法使后續(xù)控制信號C/A的指令精確地存取數(shù)據(jù)信號DQ的缺點(diǎn)。

因此，本發(fā)明的優(yōu)點(diǎn)在于藉由在存儲器實(shí)體接口電路14中設(shè)置時鐘產(chǎn)生模塊200，可精確地控制各信號的傳遞時序，提升存儲器裝置12的精確度。

請參照第5圖。第5圖為本發(fā)明一實(shí)施例中，第一先進(jìn)先出模塊202及第三先進(jìn)先出模塊及206的示意圖。

于一實(shí)施例中，第一先進(jìn)先出模塊202及第三先進(jìn)先出模塊206可配置以彼此間隔一默認(rèn)延遲時間輸出對應(yīng)的控制信號C/A及數(shù)據(jù)信號DQ。以第5圖繪示的為例，第一先進(jìn)先出模塊202及第三先進(jìn)先出模塊及206可配置以使數(shù)據(jù)信號DQ的輸出時間比控制信號C/A晚三個時序。因此，第一先進(jìn)先出模塊202在將要輸出第四筆的控制信號C/A時，第三先進(jìn)先出模塊206才將要輸出第一筆的數(shù)據(jù)信號DQ。

因此，本發(fā)明的存儲器實(shí)體接口電路14可在不同的信號的輸出時序上，進(jìn)行更為彈性的調(diào)整，以符合存儲器裝置12的需求。

雖然本案內(nèi)容已以實(shí)施方式揭露如上，然其并非用以限定本案內(nèi)容，任何熟習(xí)此技藝者，在不脫離本案內(nèi)容的精神和范圍內(nèi)，當(dāng)可作各種更動與潤飾，因此本案內(nèi)容的保護(hù)范圍當(dāng)視后附的申請專利范圍所界定者為準(zhǔn)。

【符號說明】

1：存儲器系統(tǒng) 10：存儲器控制器

12：存儲器裝置 14：存儲器實(shí)體接口電路

200：時鐘產(chǎn)生模塊 202：第一先進(jìn)先出模塊

204：第二先進(jìn)先出模塊 206：第三先進(jìn)先出模塊

208：分頻模塊 210：延遲鎖定回路

30：時鐘產(chǎn)生單元 32、34、36：時鐘輸出單元

320、340、360：相位內(nèi)插單元 322、342、362：同步致能單元

324、344、364：突波消除單元 38：致能開關(guān)。