具有使得能夠?qū)崿F(xiàn)多維中的不同訪問(wèn)模式的配線結(jié)構(gòu)的存儲(chǔ)器架構(gòu)交叉引用本發(fā)明要求2013年6月26日遞交的申請(qǐng)?zhí)枮?3/927,846的美國(guó)專利申請(qǐng)的優(yōu)先權(quán)，其公開(kāi)的內(nèi)容通過(guò)引用的方式被結(jié)合到本文中。技術(shù)領(lǐng)域本發(fā)明的技術(shù)領(lǐng)域一般地涉及多維存儲(chǔ)器架構(gòu)，該多維存儲(chǔ)器架構(gòu)具有使得能夠?qū)崿F(xiàn)多維中的不同訪問(wèn)模式的訪問(wèn)配線結(jié)構(gòu)，并且涉及三維(3-D)多處理器系統(tǒng)，該三維多處理器系統(tǒng)具有多維緩存存儲(chǔ)器架構(gòu)，該多維緩存存儲(chǔ)器架構(gòu)具有使得能夠?qū)崿F(xiàn)多維中的不同訪問(wèn)模式的訪問(wèn)配線結(jié)構(gòu)。

背景技術(shù)：
在半導(dǎo)體處理器芯片制造領(lǐng)域，在處理器技術(shù)的早期階段，很多公司制造單芯片處理器。在過(guò)去的十年左右，隨著摩爾定律繼續(xù)收縮尺寸，很多公司和其他實(shí)體已經(jīng)開(kāi)始設(shè)計(jì)在一層上具有多個(gè)處理器的處理器芯片。然而，由于芯片上處理器數(shù)目的增長(zhǎng)，處理器之間的片上通信變得困難。例如，2-D尺寸的處理器芯片增長(zhǎng)到容納更多的處理器，處理器之間的水平配線長(zhǎng)度的增長(zhǎng)(在毫米和厘米的范圍)導(dǎo)致處理器之間通信的周期時(shí)延，并且要求使用沿處理器之間通信鏈路的高性能片上驅(qū)動(dòng)。此外，隨著運(yùn)行頻率增長(zhǎng)，與處理器之間通信有關(guān)的周期時(shí)延增長(zhǎng)。

技術(shù)實(shí)現(xiàn)要素：
本發(fā)明的實(shí)施例一般地包括多維存儲(chǔ)器架構(gòu)，該多維存儲(chǔ)器架構(gòu)具有使得能夠?qū)崿F(xiàn)多維中的不同訪問(wèn)模式的訪問(wèn)配線結(jié)構(gòu)，以及具有多維緩存存儲(chǔ)器架構(gòu)(該多維緩存存儲(chǔ)器架構(gòu)具有使得能夠?qū)崿F(xiàn)多維中的不同訪問(wèn)模式的訪問(wèn)配線結(jié)構(gòu))的3-D多處理器系統(tǒng)。例如，在本發(fā)明的一個(gè)實(shí)施例中，存儲(chǔ)器結(jié)構(gòu)包括第一級(jí)存儲(chǔ)器和第二級(jí)存儲(chǔ)器。所述第一級(jí)存儲(chǔ)器包括第一存儲(chǔ)器單元陣列以及具有第一模式的字線和位線的第一訪問(wèn)配線結(jié)構(gòu)。所述第一存儲(chǔ)器單元陣列中的每個(gè)存儲(chǔ)器單元包括存儲(chǔ)元件以及連接到所述存儲(chǔ)元件和所述第一訪問(wèn)配線結(jié)構(gòu)的第一訪問(wèn)設(shè)備。所述第二級(jí)存儲(chǔ)器包括具有第二模式的字線和位線的第二訪問(wèn)配線結(jié)構(gòu)、以及連接到所述第二訪問(wèn)配線結(jié)構(gòu)的多個(gè)第二訪問(wèn)設(shè)備。所述第二訪問(wèn)設(shè)備也被連接到對(duì)應(yīng)的所述第一級(jí)存儲(chǔ)器的存儲(chǔ)元件。所述第一訪問(wèn)配線結(jié)構(gòu)的所述第一模式的字線和位線不同于所述第二訪問(wèn)配線結(jié)構(gòu)的所述第二模式的字線和位線，從而提供訪問(wèn)相同存儲(chǔ)器單元陣列的不同訪問(wèn)模式。本發(fā)明的另一個(gè)實(shí)施例中，存儲(chǔ)器結(jié)構(gòu)包括第一級(jí)存儲(chǔ)器和第二級(jí)存儲(chǔ)器。所述第一級(jí)存儲(chǔ)器包括第一存儲(chǔ)器單元陣列和具有第一模式的字線和位線的第一訪問(wèn)配線結(jié)構(gòu)。所述第一存儲(chǔ)器單元陣列中的每個(gè)存儲(chǔ)器單元包括第一存儲(chǔ)元件以及連接到所述第一存儲(chǔ)元件和所述第一訪問(wèn)配線結(jié)構(gòu)的第一訪問(wèn)設(shè)備。所述第二級(jí)存儲(chǔ)器包括第二存儲(chǔ)器單元陣列和具有第二模式的字線和位線的第二訪問(wèn)配線結(jié)構(gòu)。所述第二存儲(chǔ)器單元陣列中的每個(gè)存儲(chǔ)器單元包括第二存儲(chǔ)元件以及連接到所述第二存儲(chǔ)元件和所述第二訪問(wèn)配線結(jié)構(gòu)的第二訪問(wèn)設(shè)備。所述存儲(chǔ)器結(jié)構(gòu)進(jìn)一步包括跨所述第一級(jí)和所述第二級(jí)存儲(chǔ)器連接到存儲(chǔ)器單元的多個(gè)字線。本發(fā)明的另一實(shí)施例中，訪問(wèn)存儲(chǔ)器的方法包括將數(shù)據(jù)存儲(chǔ)在存儲(chǔ)器單元陣列中，使用連接到所述存儲(chǔ)器單元的第一模式的訪問(wèn)配線訪問(wèn)所述存儲(chǔ)器單元陣列中的數(shù)據(jù)，以及使用連接到所述存儲(chǔ)器單元的第二模式的訪問(wèn)配線訪問(wèn)所述存儲(chǔ)器單元陣列中的數(shù)據(jù)，其中所述第一和所述第二模式的訪問(wèn)配線不同。在一個(gè)實(shí)施例中，所述存儲(chǔ)器單元陣列是存儲(chǔ)器單元的2-D陣列。在另一個(gè)實(shí)施例中，所述存儲(chǔ)器單元陣列是存儲(chǔ)器單元的3-D陣列。在一個(gè)實(shí)施例中，第一模式的訪問(wèn)配線被部署在所述3-D陣列的第一平面上，并且所述第二模式的訪問(wèn)配線被部署在不同與所述第一平面的所述3-D陣列的第二平面上。所述第一和第二平面可以是平行的或垂直的。結(jié)合附圖來(lái)閱讀下面的示例實(shí)施例的詳細(xì)說(shuō)明，這些實(shí)施例將會(huì)被描述并變得清晰。附圖說(shuō)明圖1是多處理器芯片的示意圖。圖2是根據(jù)本發(fā)明的示例實(shí)施例的3-D堆疊的多處理器的示意圖。圖3是芯片封裝結(jié)構(gòu)的示意圖。圖4概念地描述了根據(jù)本發(fā)明的另一個(gè)示例實(shí)施例的3-D堆疊的多處理器結(jié)構(gòu)。圖5示意地描述了根據(jù)本發(fā)明的另一個(gè)示例實(shí)施例的3-D堆疊的多處理器結(jié)構(gòu)的物理實(shí)施，其基于圖4中示出的概念性實(shí)施。圖6示意地描述了根據(jù)本發(fā)明的示例實(shí)施例的用于控制3-D堆疊的多處理器結(jié)構(gòu)的多模式運(yùn)行的方法。圖7是本發(fā)明的原理可以被應(yīng)用到的處理器的示意圖。圖8是根據(jù)本發(fā)明的示例實(shí)施例的、包括具有與圖7中描述的相同的處理器布局的一對(duì)處理器的3-D堆疊的多處理器設(shè)備的示意圖。圖9A是根據(jù)本發(fā)明的示例實(shí)施例的、包括具有對(duì)齊的L2和L3緩存的相互之間垂直堆疊的第一和第二處理器的3-D堆疊的多處理器設(shè)備的示意圖。圖9B是根據(jù)本發(fā)明的示例實(shí)施例的、具有聯(lián)合用于作為共享的L3緩存的第一和第二處理器的運(yùn)行的L3緩存的圖9A的3-D堆疊的多處理器設(shè)備的示意圖。圖9C是根據(jù)本發(fā)明的示例實(shí)施例的、具有聯(lián)合用于作為共享的L2緩存和共享的L3緩存的第一和第二處理器的運(yùn)行的L2緩存以及L3緩存的圖9A的3-D堆疊的多處理器設(shè)備的示意圖。圖10是根據(jù)本發(fā)明的另一個(gè)示例實(shí)施例的3-D堆疊的多處理器設(shè)備的示意圖。圖11示意地描述了根據(jù)本發(fā)明的示例實(shí)施例的、圖10中示出的處理器的多個(gè)組件之間的通信鏈路。圖12示意地描述了用于平面處理器系統(tǒng)的處理器互聯(lián)結(jié)構(gòu)。圖13示意地描述了根據(jù)本發(fā)明的示例實(shí)施例的、用于3-D堆疊的多處理器系統(tǒng)的處理器互聯(lián)結(jié)構(gòu)。圖14示意地描述了根據(jù)本發(fā)明的另一個(gè)示例實(shí)施例的、用于3-D堆疊的多處理器系統(tǒng)的處理器互聯(lián)結(jié)構(gòu)。圖15是根據(jù)本發(fā)明的示例實(shí)施例的、具有基于圖14的處理器互聯(lián)結(jié)構(gòu)的處理器互聯(lián)結(jié)構(gòu)的3-D堆疊的多處理器系統(tǒng)的示意頂視圖。圖16示意地描述了根據(jù)本發(fā)明的另一個(gè)示例實(shí)施例的、用于3-D堆疊的多處理器系統(tǒng)的處理器互聯(lián)結(jié)構(gòu)。圖17A示意地描述了根據(jù)本發(fā)明的示例實(shí)施例的、具有相同布局的兩個(gè)處理器，其中兩個(gè)相同處理器的相應(yīng)區(qū)域被標(biāo)識(shí)為快于或者慢于其對(duì)應(yīng)的區(qū)域。圖17B示意地描述了根據(jù)本發(fā)明的示例實(shí)施例的、通過(guò)垂直地堆疊圖17A中示出的兩個(gè)處理器而形成的、并作為包括每個(gè)處理器的相應(yīng)區(qū)域中的最快區(qū)域的單個(gè)的處理器而運(yùn)行的3-D堆疊的處理器結(jié)構(gòu)。圖18示意地描述了根據(jù)本發(fā)明的示例實(shí)施例的、用于在3-D堆疊的處理器系統(tǒng)中實(shí)施run-ahead(超前)功能的方法。圖19示意地描述了根據(jù)本發(fā)明的示例實(shí)施例的，通過(guò)垂直地堆疊多個(gè)處理器(每個(gè)具有相似的狀態(tài)寄存器布局)而形成的3-D堆疊的處理器結(jié)構(gòu)，其中，該多個(gè)處理器可以被獨(dú)立地運(yùn)行或者以協(xié)作的模式運(yùn)行以共享它們的狀態(tài)寄存器。圖20示出了圖19的3-D堆疊的處理器結(jié)構(gòu)的多種運(yùn)行模式。圖21是描述圖19的3-D堆疊的處理器結(jié)構(gòu)的一種運(yùn)行模式的流程圖。圖22示意地描述了本發(fā)明的實(shí)施例可以被應(yīng)用到的存儲(chǔ)器陣列。圖23A、23B、23C共同地描述了根據(jù)本發(fā)明的示例實(shí)施例的、用于構(gòu)建包括具有不同訪問(wèn)模式的多層存儲(chǔ)器的存儲(chǔ)器結(jié)構(gòu)的方法。圖24示意地描述了用于兩個(gè)存儲(chǔ)器4x4塊A和B中存儲(chǔ)的矩陣的相乘、并將矩陣相乘結(jié)果存儲(chǔ)在4x4塊C中的處理。圖25示意地描述了根據(jù)本發(fā)明的示例實(shí)施例的、用于使用單個(gè)原始操作來(lái)訪問(wèn)存儲(chǔ)器的行和列的方法。圖26描述了根據(jù)本發(fā)明的示例實(shí)施例的、包括存儲(chǔ)器單元陣列和斜線訪問(wèn)配線模式的存儲(chǔ)器陣列。圖27描述了根據(jù)本發(fā)明的另一個(gè)示例實(shí)施例的、包括存儲(chǔ)器單元陣列和斜線訪問(wèn)配線模式的存儲(chǔ)器陣列。圖28描述了根據(jù)本發(fā)明的另一個(gè)示例實(shí)施例的、包括存儲(chǔ)器單元陣列和列位移訪問(wèn)配線模式的存儲(chǔ)器陣列。圖29示意地描述了本發(fā)明的示例實(shí)施例的、使得能夠?qū)崿F(xiàn)多層存儲(chǔ)上的3-D訪問(wèn)模式的3-D存儲(chǔ)器結(jié)構(gòu)。圖30A、30B和30C示意地描述了根據(jù)本發(fā)明的示例實(shí)施例的、用于訪問(wèn)使用圖29的示例3-D存儲(chǔ)器結(jié)構(gòu)的多維中的數(shù)據(jù)的方法。圖31描述了根據(jù)本發(fā)明的示例實(shí)施例的、用于將2-D數(shù)據(jù)陣列結(jié)構(gòu)存儲(chǔ)在存儲(chǔ)器中的方法，其使得在一個(gè)操作中能夠?qū)崿F(xiàn)對(duì)行和列的訪問(wèn)。圖32示意地描述了根據(jù)本發(fā)明的示例實(shí)施例的、用于將數(shù)據(jù)的3-D陣列存儲(chǔ)在3-D存儲(chǔ)器結(jié)構(gòu)中的方法。圖33是本發(fā)明的實(shí)施例可以被應(yīng)用到的多芯片系統(tǒng)的側(cè)示意圖。圖34是本發(fā)明的實(shí)施例可以被應(yīng)用到的3-D計(jì)算機(jī)處理器系統(tǒng)的高層視圖。圖35是根據(jù)本發(fā)明的實(shí)施例的多芯片系統(tǒng)的側(cè)示意圖。圖36描述了根據(jù)本發(fā)明的實(shí)施例的3-D計(jì)算機(jī)處理器系統(tǒng)，該3-D計(jì)算機(jī)處理器系統(tǒng)通過(guò)聯(lián)合多個(gè)圖35中示出的多芯片系統(tǒng)而被構(gòu)建。圖37示意地描述了根據(jù)本發(fā)明實(shí)施例的、用于將全局總線連接到3-D計(jì)算機(jī)處理器系統(tǒng)的每個(gè)多芯片系統(tǒng)的技術(shù)手段。圖38描述了根據(jù)本發(fā)明的另一個(gè)實(shí)施例的3-D計(jì)算機(jī)處理器系統(tǒng)。圖39描述了根據(jù)本發(fā)明的另一個(gè)實(shí)施例的3-D計(jì)算機(jī)處理器系統(tǒng)。圖40示意地描述了根據(jù)本發(fā)明的實(shí)施例的、具有至少一個(gè)測(cè)試層(該測(cè)試層具有用于功能層的掃描測(cè)試和系統(tǒng)狀態(tài)檢查點(diǎn)(checkpointing)的電路)的3-D處理系統(tǒng)。圖41示意地描述了根據(jù)本發(fā)明的實(shí)施例的、用于3-D處理系統(tǒng)中的功能層的掃描測(cè)試和系統(tǒng)狀態(tài)檢查點(diǎn)(checkpointing)的測(cè)試層電路的架構(gòu)。圖42示意地描述了根據(jù)本發(fā)明的另一個(gè)實(shí)施例的、具有至少一個(gè)測(cè)試層(該測(cè)試層具有用于多個(gè)功能層的掃描測(cè)試和系統(tǒng)狀態(tài)檢查點(diǎn)(checkpointing)的電路)的3-D處理系統(tǒng)。圖43示意地描述了根據(jù)本發(fā)明的另一個(gè)實(shí)施例的、具有多個(gè)測(cè)試層(該測(cè)試層具有用于多個(gè)功能層的掃描測(cè)試和系統(tǒng)狀態(tài)檢查點(diǎn)(checkpointing)的電路)的3-D處理系統(tǒng)。圖44示意地描述了根據(jù)本發(fā)明的實(shí)施例的3-D處理系統(tǒng)的測(cè)試層和功能層的電路。圖45是描述根據(jù)本發(fā)明的實(shí)施例的、用于在具有至少一個(gè)測(cè)試層(該測(cè)試層具有用于功能層的上下文轉(zhuǎn)換和系統(tǒng)狀態(tài)檢查點(diǎn)(checkpointing)的電路)的3-D處理系統(tǒng)中獲取系統(tǒng)狀態(tài)和恢復(fù)系統(tǒng)狀態(tài)的方法的流程圖。具體實(shí)施方式關(guān)于通過(guò)以堆疊的配置連接多個(gè)處理器而形成的3-D多處理器設(shè)備，以及用于控制3-D堆疊的多處理器設(shè)備以選擇地以多資源聚集和共享模式中的一個(gè)模式運(yùn)行的方法，本發(fā)明的示例實(shí)施例將被進(jìn)一步詳細(xì)地描述。圖1是本發(fā)明的原理可以被應(yīng)用到的多處理器芯片的示意圖。具體地，圖1示意地描述了多處理器芯片10，多處理器芯片10包括在晶片(die)12上具有多個(gè)處理器C1、C2、…、C49(通常表示為Cn)的半導(dǎo)體晶片12。以“平面的”系統(tǒng)安排處理器Cn，其中每個(gè)處理器Cn具有2-D空間中的自己專用的占用空間(footprint)。如已經(jīng)為本領(lǐng)域技術(shù)人員所理解的，在2-D平面中，使用形成為芯片10的BEOL(backendofline，線的后端)結(jié)構(gòu)的一部分的水平配線和電連接，處理器Cn可以彼此互相連接。在如圖1示出的平面系統(tǒng)中，隨著處理器數(shù)目的增長(zhǎng)，處理器之間的通信變得有問(wèn)題。例如，隨著芯片的2-D尺寸增長(zhǎng)到容納更多的處理器，處理器之間的水平配線的長(zhǎng)度增長(zhǎng)(在mm或cm的范圍)，引起處理器之間通信鏈路的周期時(shí)延。這一周期時(shí)延要求使用沿處理器之間通信鏈路的高性能片上驅(qū)動(dòng)。此外，隨著運(yùn)行頻率的增長(zhǎng)，這一周期時(shí)延也增長(zhǎng)。本發(fā)明的原理利用芯片堆疊技術(shù)使用多層處理器芯片來(lái)形成3-D堆疊的多處理器結(jié)構(gòu)，其中，兩個(gè)或更多的處理器芯片被聚集為一個(gè)具有單個(gè)芯片“占用空間(footprint)”的單個(gè)的堆疊的系統(tǒng)(即，該堆疊的處理器芯片表現(xiàn)為一個(gè)單個(gè)的芯片)。本文中使用的術(shù)語(yǔ)“處理器芯片”表示具有一個(gè)或更多的處理器的任何半導(dǎo)體芯片或晶片。本文中使用的術(shù)語(yǔ)“多處理器芯片”表示兩個(gè)或更多的處理器的任何半導(dǎo)體芯片或晶片。通常，在3-D堆疊的結(jié)構(gòu)中，兩個(gè)或更多的芯片層包括使用短垂直互聯(lián)而被對(duì)齊和互相連接的處理器，這樣一層中的處理器被對(duì)齊和連接到另一層中對(duì)應(yīng)的處理器。將被理解的是，當(dāng)不同處理器芯片層上的兩個(gè)不同的處理器或處理器組件/組分被稱作互相“對(duì)齊”時(shí)，術(shù)語(yǔ)“對(duì)齊”指代，例如，該兩個(gè)不同的處理器或處理器組件/組分在不同層上互相至少部分地重疊或者全部地重疊。在這點(diǎn)上，處理器芯片的不同層上的兩個(gè)處理器或處理器組件/組分可以被全部地對(duì)齊，這樣處理器或組件是在處理器芯片的3-D堆疊中每一平面的相同的2-D位置。可選地，處理器或處理器的組件/組分可以被大致地對(duì)齊，但在處理器芯片的3-D堆疊中每一平面的2-D位置之間有一些偏離。例如，圖2是根據(jù)本發(fā)明的示例實(shí)施例的3-D堆疊的多處理器的示意圖。具體地，圖2示意地描述了包括第一多處理器芯片22A和垂直地堆疊在該第一多處理器芯片22A上的第二多處理器芯片22B的3-D堆疊的多處理器芯片20。在圖2的示例實(shí)施例中，多處理器芯片22A和22B基本上相同(在組件結(jié)構(gòu)上相同，但在互聯(lián)結(jié)構(gòu)上可以不同)，并被描述為具有49個(gè)集成的處理器，與圖1中描述的多處理器芯片10相類似。具體地，第一多處理器芯片22A包括多個(gè)處理器C1A、C2A、…、C49A，并且第二多處理器芯片22B包括多個(gè)處理器C1B、C2B、…、C49B。第一和第二處理器芯片22A和22B被彼此垂直地堆疊，并且彼此互相連接，這樣處理器對(duì)C1A/C1B、C2A/C2B、….、C49A/C49B(一般地，CnA/CnB)被彼此對(duì)齊和使用垂直連接被互聯(lián)。以圖2中描述的示例結(jié)構(gòu)為例，每個(gè)對(duì)齊的處理器堆疊CnA/CnB包括多個(gè)垂直連接的處理器，該處理器通常共享相同的I/O連接。這些I/O連接被內(nèi)部地復(fù)用，這樣在2-D空間中的每個(gè)處理器位置，多個(gè)垂直堆疊的(和互聯(lián)的)處理器CnA/CnB邏輯地表現(xiàn)為(對(duì)于其他堆疊的處理器)作為一個(gè)單個(gè)的處理器運(yùn)行和起作用。本發(fā)明的原理可以被擴(kuò)展到包括多個(gè)3-D堆疊的多處理器芯片(例如圖2中示出的)被一起封裝在一個(gè)封裝基底上。參考圖3、4和5，這些原理將被進(jìn)一步詳細(xì)地描述。圖3是本發(fā)明的原理可以被應(yīng)用到的芯片封裝結(jié)構(gòu)的示意圖。具體地，圖3描述了處理器系統(tǒng)30，處理器系統(tǒng)30包括封裝基底32和安裝在封裝基底32上的多個(gè)處理器芯片P1、P2、P3、P4、P5和P6。封裝基底32包括形成電配線34的多個(gè)電連接以及跡線，電配線34提供處理器芯片P1、P2、P3、P4、P5和P6之間的全部到全部的連接。處理器芯片P1、P2、P3、P4、P5和P6中的每一個(gè)都是相同的，并且可以是每個(gè)具有多個(gè)處理器的多處理器芯片。圖4和圖5示意地描述了根據(jù)本發(fā)明的另一個(gè)示例實(shí)施例的3-D堆疊的多處理器系統(tǒng)。具體地，圖4是示例的3-D堆疊的多處理器封裝結(jié)構(gòu)40的概念圖。與圖3中描述的封裝結(jié)構(gòu)30類似，圖4的3-D堆疊的多處理器封裝結(jié)構(gòu)40包括封裝基底32和安裝在封裝基底32上的多個(gè)第一層處理器芯片P1A、P2A、P3A、P4A、P5A和P6A。封裝基底32包括形成電配線34的多個(gè)電連接以及跡線，電配線34提供處理器芯片P1A、P2A、P3A、P4A、P5A和P6A之間的全部到全部的連接。處理器芯片P1A、P2A、P3A、P4A、P5A和P6A中的每一個(gè)都是相同的，并且可以是每個(gè)具有多個(gè)處理器的多處理器芯片。如圖4中進(jìn)一步示出的，使用短垂直連接36，多個(gè)第二層處理器芯片P1B、P2B、P3B、P4B、P5B和P6B被垂直地部署和安裝在對(duì)應(yīng)的第一層處理器芯片P1A、P2A、P3A、P4A、P5A和P6A。第二層處理器芯片P1B、P2B、P3B、P4B、P5B和P6B與對(duì)應(yīng)的第一層處理器芯片P1A、P2A、P3A、P4A、P5A和P6A是相同的，并且可以是每個(gè)具有多個(gè)處理器的多處理器芯片。圖4描述了多個(gè)虛線34a，其代表在第二層封裝層的芯片中的處理器芯片P1B、P2B、P3B、P4B、P5B和P6B之間的虛擬的全部到全部的配線。這些虛擬配線34a并不物理地存在，但是代表第二層處理器芯片P1B、P2B、P3B、P4B、P5B和P6B被相互連接，并且可以使用在封裝基底32上形成的相同的物理配線34來(lái)通信。圖5示意地描述了根據(jù)本發(fā)明的另一個(gè)示例實(shí)施例的3-D堆疊的多處理器結(jié)構(gòu)50的物理實(shí)現(xiàn)，其基于圖4中示出的概念性實(shí)現(xiàn)。如圖5中描述的，3-D堆疊的多處理器封裝結(jié)構(gòu)50中物理地存在的僅有的配線是封裝基底32上形成的配線34，以及在對(duì)應(yīng)的處理器芯片堆疊P1A/P1B、P2A/P2B、P3A/P3B、P4A/P4B、P5A/P5B和P6A/P6B之間形成的短垂直連接36。在圖5的3-D堆疊的多處理器封裝結(jié)構(gòu)50中，使用處理器芯片之間形成的垂直連接36(這些垂直連接36包括不同處理器芯片層中的對(duì)應(yīng)對(duì)齊的處理器之間形成的連接)，給定的垂直堆疊P1A/P1B、P2A/P2B、P3A/P3B、P4A/P4B、P5A/P5B和P6A/P6B中的處理器芯片可以互相通信。根據(jù)本發(fā)明的示例實(shí)施例，使用已知的半導(dǎo)體制造技術(shù)，可以聯(lián)合兩個(gè)處理器芯片，其中，兩個(gè)相同的處理器芯片可以被“面對(duì)背”或“面對(duì)面”綁定在一起。在面對(duì)背配置中，第一處理器芯片的活躍表面(面(face))被綁定到第二處理器芯片的非活躍表面(背)，其中，兩個(gè)處理器芯片的處理器和其他對(duì)應(yīng)的元件被對(duì)齊。以這種結(jié)構(gòu)，垂直配線(例如導(dǎo)電過(guò)孔)可以被形成在第一處理器芯片的活躍表面中并且被暴露為第一處理器芯片的活躍面上的第一觸板陣列，并且垂直配線(例如，貫通硅過(guò)孔)可以被形成為貫通第二處理器芯片的背側(cè)并且被暴露為第二處理器芯片的非活躍表面上的第二觸板真累。當(dāng)?shù)谝缓偷诙幚砥餍酒幻鎸?duì)背(face-to-back)結(jié)合時(shí)，第一和第二觸板陣列可以被焊接在一起，從而形成對(duì)齊的處理器元件之間的短垂直連接。為了縮短垂直連接的長(zhǎng)度，可以使用已知的技術(shù)來(lái)磨削第二處理器的背側(cè)(backside)，以使得晶片更薄。在“面對(duì)面(face-to-face)”配置中，其中互為鏡像的兩個(gè)相同的處理器芯片(功能上相同)被綁定，這樣第一處理器的活躍表面(面)被綁定到第二處理器芯片的活躍表面(面)，兩個(gè)芯片的處理器和其他元件是對(duì)齊的。以這種結(jié)構(gòu)，垂直配線(例如導(dǎo)電過(guò)孔)可以被形成在第一處理器芯片的活躍表面中并且暴露為第一處理器的活躍表面的第一觸板陣列，并且垂直配線可以被形成在第二處理器芯片的活躍表面中并且暴露為第二處理器芯片的活躍表面上的第二觸板陣列。當(dāng)?shù)谝缓偷诙幚砥餍酒幻鎸?duì)面結(jié)合時(shí)，第一和第二觸板陣列可以被焊接在一起，從而形成對(duì)齊的處理器元件之間的短垂直連接。以3-D堆疊的處理器系統(tǒng)，近似地(或真正地)共同位于它們的水平面上、但在不同層上的兩個(gè)或更多的處理器可以獨(dú)立地運(yùn)行，或者通過(guò)聚集和/或共享資源而協(xié)作地運(yùn)行來(lái)增強(qiáng)功能并推進(jìn)運(yùn)行門(mén)限、可靠性和性能，使其超越在平面系統(tǒng)(其中每個(gè)芯片在2維封裝上具有其自身的空間)中的可能實(shí)現(xiàn)。參考圖6-18，下面將進(jìn)一步詳細(xì)地描述用于控制3-D堆疊的多處理器以選擇地以一種或多種多資源聚集和/或共享模式運(yùn)行的多種方法。一般地，用于選擇地控制3-D堆疊的多處理器的示例方法使得一組堆疊的處理器能夠并行地運(yùn)行，但針對(duì)特定的應(yīng)用互相獨(dú)立地運(yùn)行。對(duì)于下面討論的其他應(yīng)用，使用處理器層之間短垂直連接作為快速通信鏈路，兩個(gè)或多個(gè)垂直地堆疊的處理器可以通過(guò)跨多個(gè)層共享或聚集資源(例如，線程、執(zhí)行單元、緩存等)而被控制以選擇地以協(xié)作方式運(yùn)行，以提供增強(qiáng)的運(yùn)行。根據(jù)本發(fā)明的示例實(shí)施例，可以使用控制方案以控制兩個(gè)或更多的垂直堆疊的處理器的多模式運(yùn)行，這樣一個(gè)垂直堆疊中的處理器可以被選擇地控制以獨(dú)立地、或者以協(xié)作模式運(yùn)行。例如，圖6示意的描述了根據(jù)本發(fā)明的示例實(shí)施例的、用于控制3-D堆疊的多處理器結(jié)構(gòu)的多模式運(yùn)行的方法。具體地，圖6中示出的控制方案60包括復(fù)用器61，復(fù)用器61選擇地接收多個(gè)配置參數(shù)集62和64以及配置模式控制信號(hào)66作為輸入。不同的配置參數(shù)集A和B被選擇地輸出，作為到給定的處理器的垂直堆疊的機(jī)器輸入68，其中，該機(jī)器輸入配置該處理器堆疊在由機(jī)器輸入68指定的多個(gè)不同運(yùn)行模式中的一個(gè)模式中運(yùn)行。盡管為了便于描述，顯示了兩個(gè)輸入配置參數(shù)集A和B，3個(gè)或更多的不同配置參數(shù)集可以被復(fù)用器61輸入并選擇地輸出。將被理解的是，圖6的控制方案是對(duì)于一處理器堆疊來(lái)說(shuō)是本地的系統(tǒng)，并且給定處理器系統(tǒng)中的每個(gè)處理器堆疊將具有如圖6中示出的對(duì)應(yīng)的控制電路。圖6的控制系統(tǒng)60可以被全局控制系統(tǒng)(例如服務(wù)器處理器，該服務(wù)器處理器在控制信息中掃描并輸出配置控制信號(hào)66給處理器系統(tǒng)中的每個(gè)復(fù)用器61以將處理器堆疊配置為給定的模式)所控制。使用對(duì)于垂直堆疊的處理器是內(nèi)部(芯片上)的電路，被從每個(gè)復(fù)用器61輸出到對(duì)應(yīng)處理器堆疊的機(jī)器輸入68可以被進(jìn)一步的復(fù)用和/或解碼，以控制多個(gè)I/O端口(將被共享或者被繞過(guò))和可以被用來(lái)控制給定處理器堆疊中的不同層的處理器的共享和/或聚集的其他轉(zhuǎn)換。下面討論的本發(fā)明的多個(gè)示例實(shí)施例中，當(dāng)一個(gè)垂直堆疊中的兩個(gè)或更多的處理器是空間地重合時(shí)，可以以多種模式協(xié)同地組合處理器和它們的組件，以提供處理器元組化的系統(tǒng)多個(gè)新的應(yīng)用以增強(qiáng)性能。首先，將被指出的是，因?yàn)榇怪碧幚砥鞫询B將兩個(gè)或更多(更多或者更少，準(zhǔn)確地或者近似地)的處理器直接放置在彼此之上，作為初始的壓縮，這似乎是不可實(shí)現(xiàn)的，因?yàn)槠湓霰读伺c任意熱點(diǎn)(其趨向是最多地位于處理器之中)相關(guān)的熱量?？紤]到這一點(diǎn)，通過(guò)將堆疊的處理器運(yùn)行在更低功率水平(例如，通過(guò)調(diào)制運(yùn)行電壓和/或運(yùn)行頻率)，示例控制防范可以被實(shí)施來(lái)控制協(xié)定位的處理器的堆疊的功率，這樣總功率(例如總功率密度和/或總功率消耗)是可管理的。更具體地，在本發(fā)明的示例實(shí)施例中，3-D堆疊的處理器設(shè)備，其通過(guò)垂直地堆疊和連接多個(gè)處理器芯片而被制造，可以多種運(yùn)行模式運(yùn)行以控制3-D堆疊的處理器設(shè)備的功率。例如，在具有第一和第二處理器芯片的3-D堆疊的處理器設(shè)備中，可以以第一模式選擇地運(yùn)行3-D堆疊的處理器設(shè)備，其中，第一處理器芯片被打開(kāi)并且第二處理器芯片被關(guān)閉。在第一模式中，第一處理器芯片的每個(gè)處理器被打開(kāi)并可以運(yùn)行在最高頻率和全功率，以封裝結(jié)構(gòu)能夠支持的全部功率(例如，特定熱點(diǎn)的功率密度被控制，這樣對(duì)于給定封裝結(jié)構(gòu)，封裝中給定熱點(diǎn)處的熱量不會(huì)過(guò)大)。在另一運(yùn)行模式中，可以以第二模式選擇地運(yùn)行3-D堆疊的處理器設(shè)備，其中第一和第二處理器都被打開(kāi)。這種情形中，兩個(gè)處理器芯片都可以運(yùn)行在最高頻率和封裝結(jié)構(gòu)可以支持的總功率(例如，功率密度或功率消耗)的功率水平。在另一種情形中，在第二運(yùn)行模式中，第一和第二處理器芯片中的每個(gè)處理器可以運(yùn)行在小于全功率，這樣3-D堆疊的處理器設(shè)備的總功率與當(dāng)僅有第一處理器芯片或僅有第二處理器芯片中的每個(gè)處理器運(yùn)行在全功率和/或最高頻率時(shí)3-D堆疊的處理器設(shè)備的總功率基本相同。也就是，為了獲取相同的功率消耗或功率密度配置，每個(gè)處理器芯片層中的處理器可以運(yùn)行在較低供電電壓(或較低運(yùn)行頻率)，這樣聚集的功率消耗與僅一個(gè)處理器芯片層中的處理器活躍的第一模式相同或相似。根據(jù)本發(fā)明原理的功率控制方案基于下面的認(rèn)識(shí)，即僅需要將處理器的運(yùn)行頻率降低小得多的比例(例如10％)，可以將提供給處理器的功率降低明顯的比例(例如50％)。功率控制方案可以用來(lái)選擇地控制處理器的功率供電電壓，或者通過(guò)調(diào)整運(yùn)行頻率，兩者中的每個(gè)服務(wù)于調(diào)整處理器芯片的全部功率消耗。因此，具有多平面的處理器的3-D堆疊的處理器芯片結(jié)構(gòu)中，調(diào)整功率供電電壓、以及選擇地關(guān)閉處理器平面的子集的能力允許系統(tǒng)中存在運(yùn)行模式的范圍，包括一個(gè)或多個(gè)模式，其中多平面的處理器運(yùn)行在更低的電壓以保持總功率與運(yùn)行一個(gè)平面的處理器時(shí)消耗的總功率基本相同(或者通過(guò)運(yùn)行多平面的處理器、一個(gè)平面的處理器時(shí)，在3-D堆疊的處理芯片結(jié)構(gòu)中給定熱點(diǎn)處保持相同的功率密度)。3-D處理器堆疊中，封裝上以及封裝外，在每個(gè)功率控制運(yùn)行模式中，每組垂直地堆疊的處理器使用相同的互聯(lián)信號(hào)集。考慮到這點(diǎn)，因?yàn)榇怪倍询B中的每個(gè)處理器芯片層共享相同的互聯(lián)信號(hào)，即使當(dāng)處理器芯片運(yùn)行在更低頻率(以第二模式)，將有更少的通信請(qǐng)求(更小的I/O帶寬)被請(qǐng)求。因此，使用重用(復(fù)用)互聯(lián)信號(hào)和封裝I/O信號(hào)的技術(shù)的本發(fā)明的原理，被緣于保持功率消耗不變的限制而要求的更低頻率運(yùn)行的產(chǎn)生自3-D堆疊中的每個(gè)層的更小帶寬需求所推動(dòng)。在本發(fā)明的其他示例實(shí)施例中，包括兩個(gè)或等多層的堆疊的處理器芯片的處理器系統(tǒng)，其中每個(gè)處理器芯片包括一個(gè)或多個(gè)處理器，其中通過(guò)不同處理器芯片層之間的垂直連接來(lái)連接不同處理器芯片層中的處理器，模式控制電路(例如，上面參考圖6所示出和描述的)可以選擇地配置不同芯片層中的兩個(gè)或多個(gè)處理器以多種運(yùn)行模式中的一種運(yùn)行。例如，在一種運(yùn)行模式中，給定堆疊中的處理器芯片中的一個(gè)、多個(gè)或全部可以獨(dú)立地運(yùn)行，其中獨(dú)立地運(yùn)行的處理器芯片層之間的垂直連接可以被用作該堆疊中的獨(dú)立地運(yùn)行的處理器芯片之間的通信鏈路。在另一個(gè)運(yùn)行模式中，不同處理器芯片層中的多個(gè)組件/資源可以被聚集以增強(qiáng)不同處理器芯片層上的一個(gè)或多個(gè)處理器的微架構(gòu)。如本領(lǐng)域技術(shù)人員已經(jīng)理解的，術(shù)語(yǔ)處理器的“微架構(gòu)”指代處理器的物理(硬件)配置。處理器的微架構(gòu)包括組件，例如緩存、總線結(jié)構(gòu)(通路寬度)、執(zhí)行單元的安排和數(shù)目、指令單元、算術(shù)單元等。例如，假設(shè)3-D堆疊的處理器芯片設(shè)備包括具有第一處理器的第一處理器芯片，以及具有第二處理器的第二處理器芯片。在一種運(yùn)行模式中，當(dāng)?shù)谝缓偷诙幚砥餍酒际腔钴S的時(shí)，通過(guò)聚合來(lái)自第一和第二處理器的元件，第一處理器芯片的第一處理器的微架構(gòu)可以被配置或增強(qiáng)，并且通過(guò)聚合來(lái)自第一和第二處理器的元件，第二處理器芯片的第二處理器的微架構(gòu)可以被配置或增強(qiáng)。在另一個(gè)實(shí)施例中，第一處理器芯片可以是活躍的，第二處理器芯片可以是不活躍的，其中通過(guò)利用不活躍的第二處理器芯片的第二處理器的一部分，可以增強(qiáng)活躍的第一處理器芯片的第一處理器的微架構(gòu)。集合的元件可以是部分的執(zhí)行單元、寄存器集、緩存等。在另一種示例運(yùn)行模式中，不同處理器芯片層中的多個(gè)元件/資源可以被在不同處理器芯片層上的不同處理器之間“共享”。例如，如下面所解釋的，不同處理器芯片層上的兩個(gè)不同處理器可以聯(lián)合它們的緩存(例如，L1、L2、或L3緩存)以創(chuàng)建一個(gè)為兩個(gè)處理器活躍地共享的兩倍大小的緩存。這種情況中，不同的處理器共享聚合的(聯(lián)合的)組件或資源。在另一種示例運(yùn)行模式中，不同處理器芯片層上的兩個(gè)或更多的不同的處理器可以被組合以運(yùn)行單個(gè)的處理器圖像。下面參考圖7、8、9A、9B、9C、10、11、12、13、14、15、16、17A、17B、18、19、20和21，將進(jìn)一步詳細(xì)地展示用于聚合和/或共享和/或組合處理器資源的不同運(yùn)行模式的本發(fā)明的示例實(shí)施例。例如，圖7和8描述了用于選擇地配置不同處理器芯片層上的不同處理器以聚合和/或共享不同處理器的部分執(zhí)行單元以增強(qiáng)一個(gè)或多個(gè)不同處理器的執(zhí)行能力的示例運(yùn)行模式。圖7是本發(fā)明的原理可以被應(yīng)用到的處理器70的示意圖。圖7示意地描述了處理器70的微架構(gòu)，其中處理器70包括多個(gè)組件，例如L3緩存71、L2緩存72、執(zhí)行單元73和指令單元74。執(zhí)行單元73包括第一浮點(diǎn)單元75和第二浮點(diǎn)單元76(其中，第一和第二浮點(diǎn)單元75和76是相同的)以及一組浮點(diǎn)寄存器77。使用圖7的多個(gè)處理器70，可以構(gòu)建如圖8中示出的3-D堆疊的多處理器結(jié)構(gòu)。具體地，圖8是3-D堆疊的多處理器設(shè)備80的示意圖，3-D堆疊的多處理器設(shè)備80包括第一處理器70A和垂直地堆疊在第一處理器70A之上的第二處理器70B。在圖8的示例實(shí)施例中，處理器70A和70B在結(jié)構(gòu)上是相同的，并且具有如圖7中描述的處理器布局。具體地，第一處理器70A包括L3緩存71A、L2緩存72A、執(zhí)行單元73A和指令單元74A。執(zhí)行單元73A包括第一浮點(diǎn)單元75A和第二浮點(diǎn)單元76A(其中第一和第二浮點(diǎn)單元75A和76A是相同的)以及一組浮點(diǎn)寄存器77A。此外，第二處理器70B包括L3緩存71B、L2緩存72B、執(zhí)行單元73B和指令單元74B。執(zhí)行單元73B包括第一浮點(diǎn)單元75B和第二浮點(diǎn)單元76B(其中第一和第二浮點(diǎn)單元75B和76B是相同的)以及一組浮點(diǎn)寄存器77B。在本發(fā)明的一個(gè)示例實(shí)施例中，第一和第二處理器70A和70B的執(zhí)行單元73A和73B被彼此對(duì)齊和使用短垂直連接彼此連接。以這一結(jié)構(gòu)，執(zhí)行單元可以被垂直地配線，這樣對(duì)于圖8中示出的兩個(gè)處理器70A和70B，第一處理器70A的執(zhí)行單元73A可以功能地包括處理器對(duì)的執(zhí)行單元73A/73B的元件的一半，第二處理器70B的執(zhí)行單元73B可以功能地包括處理器對(duì)的執(zhí)行單元73A/73B的元件的另外一半，其中，挑選每對(duì)的一半以減小每個(gè)執(zhí)行單元的平面區(qū)域。執(zhí)行單元的3-D聚合優(yōu)于傳統(tǒng)的平面形狀。在傳統(tǒng)的平面系統(tǒng)中，位于同一平面中的兩個(gè)處理器的執(zhí)行單元可以被連接，這樣一個(gè)執(zhí)行單元的輸出可以被輸入到第二執(zhí)行單元。然而，兩個(gè)處理器的執(zhí)行單元之間的“水平”電連接可以是相對(duì)長(zhǎng)的(例如，5mm到20mm)，這樣，在處理器之間的信號(hào)傳輸中存在一個(gè)或兩個(gè)“死”周期，其引起信號(hào)傳輸中的不需要的時(shí)延。作為對(duì)比的是，在如圖8中的3-D堆疊的處理器在處理器上的架構(gòu)中，每個(gè)處理器的執(zhí)行單元的一半的元件被有效地聚合到一個(gè)新的執(zhí)行單元，這樣每個(gè)平面中的執(zhí)行單元在面積上有效地更小。因?yàn)槊總€(gè)處理器的相同元件被空間地協(xié)定位，通過(guò)跨3-D層垂直地連接執(zhí)行單元元件，實(shí)現(xiàn)了兩個(gè)處理器的聚合的組件的區(qū)域。例如，在圖8的示例實(shí)施例中，假設(shè)每個(gè)處理器70A和70B具有兩個(gè)相同的浮點(diǎn)單元75A/76A和75B/76B。在第一處理器平面70A中，因?yàn)楦↑c(diǎn)單元75A和76A之間水平距離，其使用1-2個(gè)周期的時(shí)延來(lái)將信號(hào)從第一浮點(diǎn)單元75A的輸出傳送到第二浮點(diǎn)單元76A的輸入。然而，如果兩個(gè)平面中的第一浮點(diǎn)單元75A和75B的協(xié)定位對(duì)被垂直地連接，并且第二浮點(diǎn)單元76A和76B的協(xié)定位對(duì)被垂直地連接，那么第一處理器70A的執(zhí)行單元73A可以利用第一浮點(diǎn)單元75A和75B的垂直連接對(duì)，并且第二處理器70B的執(zhí)行單元73B可以利用第二浮點(diǎn)單元76A和76B的垂直連接對(duì)，這樣每個(gè)處理器70A和70B的執(zhí)行單元仍然具有兩個(gè)浮點(diǎn)單元。在處理器功能中，處理器元件75A和76A以及處理器元件75B和76B之間的垂直連接提供了更短的通路，并且允許使用來(lái)自3-D框架的不同平面的處理器的元件來(lái)構(gòu)建每個(gè)處理器70A和70B。這有效地減小了每個(gè)處理器的平面形狀，并且因?yàn)閺囊粋€(gè)執(zhí)行單元(一個(gè)平面上的)的輸出到執(zhí)行單元(另一個(gè)平面上的)的輸入的通路更快，從執(zhí)行流程中移除了死周期。如下面將進(jìn)一步詳細(xì)地說(shuō)明的，這些原理可以被應(yīng)用到執(zhí)行單元的其他對(duì)齊的組件，例如算術(shù)單元等，以及其他處理器元件，例如L2和L3緩存。如圖8中描述的本發(fā)明的示例實(shí)施例中，可以彼此獨(dú)立地使用處理器70A和70B中的每個(gè)，其中，跨處理器層的處理器單元之間的垂直連接將不會(huì)被用來(lái)聚集或共享資源。例如，在一個(gè)運(yùn)行模式中，處理器70A和70B的兩者都可以運(yùn)行(典型地在不相關(guān)的程序上)在降低的功率上，這樣，總功率與如果一次僅以全功率運(yùn)行一個(gè)處理器70A或70B的功率基本相同。在另一個(gè)運(yùn)行模式中，處理器70A和70B中個(gè)一個(gè)可以被關(guān)閉，并且另一個(gè)可以以例如兩倍功率的高速模式(或turbo模式)運(yùn)行。在本發(fā)明的另一個(gè)示例實(shí)施例中，在增強(qiáng)的“Turbo”運(yùn)行模式中，處理器70A或70B可以被禁用(不活躍)，并且另外一個(gè)可以以兩倍功率的高速模式(或turbo模式)運(yùn)行，但是其中，活躍的處理器可以使用不活躍的處理器的執(zhí)行單元的一些元件，從而增強(qiáng)其執(zhí)行能力。例如，在圖8的示例實(shí)施例中，第二處理器70B(主處理器)可以被打開(kāi)并且以高速turbo模式中的增加的功率運(yùn)行，同時(shí)第一處理器70A可以被關(guān)閉，但是其中，通過(guò)使用第一(不活躍)處理器70A的元件，可以增強(qiáng)第二(活躍)處理器70B的微架構(gòu)。通過(guò)具體的示例，當(dāng)運(yùn)行在增強(qiáng)的turbo模式時(shí)，第二(活躍)處理器70B的的執(zhí)行單元73B可以利用第一(不活躍)處理器70A的浮點(diǎn)單元75A和76A以及寄存器77A，這樣第二處理器70B可以具有四個(gè)浮點(diǎn)單元75A、75B、76A、76B和額外的寄存器77A，運(yùn)行在增強(qiáng)的速度。這一增強(qiáng)的架構(gòu)允許第二處理器70B更快地和更有效率地運(yùn)行代碼。以這一框架，可以配置模式控制方案，這樣可以關(guān)閉給定的處理器，同時(shí)允許通過(guò)連接和去連接到不活躍處理器的需要的組件的供電線，選擇地打開(kāi)或關(guān)閉不活躍處理器的一個(gè)或多個(gè)組件。在本發(fā)明的另一個(gè)示例實(shí)施例中，使用垂直連接可以聯(lián)合處理器芯片的不同層中的不同緩存，這樣處理器可以以緩存體系中的任意具體的水平操作緩存作為一個(gè)單個(gè)的共享的緩存。例如，如果兩個(gè)堆疊的處理器使得去L2緩存對(duì)齊以及L3緩存對(duì)齊，那么L2緩存的對(duì)齊的對(duì)可以作為具有兩倍容量的單個(gè)的共享L2緩存而運(yùn)行，并且L3緩存的對(duì)齊的對(duì)可以作為具有兩倍容量的一個(gè)單個(gè)的共享L3緩存而運(yùn)行。下面參考圖9A、9B和9C將進(jìn)一步詳細(xì)地解釋這些原理。圖9A是包括第一處理器90A和垂直地堆疊在第一處理器90A之上的第二處理器90B的3-D堆疊的多處理器設(shè)備90的示意圖。在圖9A的示例實(shí)施例中，處理器90A和90B在結(jié)構(gòu)上是相同的，并且具有各自的處理器核心91A和91B、L2緩存92A和92B、L3緩存93A和93B。如圖9A中描述的，L2緩存92A和92B是對(duì)齊的并且具有相同的占用空間(footprint)(2-D區(qū)域)。此外，L3緩存93A和93B是對(duì)齊的并且具有相同的占用空間(footprint)。在這一3-D堆疊框架中，對(duì)齊的L2緩存92A和92B可以被垂直地連接并且作為單個(gè)的共享的L2緩存而運(yùn)行。此外，對(duì)齊的L3緩存93A和93B可以被垂直地連接并且作為單個(gè)的共享的L3緩存而運(yùn)行。例如，圖9B是圖9A的3-D堆疊的多處理器設(shè)備90的示意圖，其中L3緩存93A和93B被聯(lián)合并且可以作為一個(gè)共享的L3緩存93A/B被處理器90A和90B中的一個(gè)或兩個(gè)運(yùn)行。類似地，圖9C是圖9A的3-D堆疊的多處理器設(shè)備90的示意圖，其中L2緩存92A和92B被聯(lián)合并且可以作為一個(gè)共享的L2緩存93A/B被處理器90A和90B中的一個(gè)或兩個(gè)運(yùn)行。具體的，在一個(gè)示例實(shí)施例中，處理器90A和90B的L2和L3緩存被垂直地連接在一起，可以以兩種可選的模式使用L2和L3緩存-或者作為獨(dú)立的緩存，其中沒(méi)有使用跨層的它們之間的連接；或者跨層地共享，從而增強(qiáng)該層中所有處理器的緩存能力。3-D堆疊的緩存框架的一個(gè)優(yōu)點(diǎn)在于，不需要增加緩存訪問(wèn)時(shí)間，加倍了緩存的存儲(chǔ)能力。實(shí)際上，通常認(rèn)為到緩存的訪問(wèn)速度是比例于緩存區(qū)域的平方根。在圖9B和9C的示例實(shí)施例中，因?yàn)閷?duì)應(yīng)的L2和L3緩存的占用空間(footprint)是空間地重合的，垂直地連接對(duì)齊的L2和L3緩存并不增長(zhǎng)緩存區(qū)域。考慮到這點(diǎn)，因?yàn)閼{借垂直連接，聯(lián)合的L2緩存92A/B的區(qū)域和聯(lián)合的L3緩存93A/B的區(qū)域并不增長(zhǎng)，緩存訪問(wèn)速度仍是相同的。為了使得處理器90A和90B運(yùn)行不同程序時(shí)能夠訪問(wèn)相同的緩存地址空間，緩存控制方案已經(jīng)被實(shí)施以控制和組織共享的緩存目錄并且保持多個(gè)緩存層之間的緩存一致性。在本發(fā)明的另一示例實(shí)施例中，3-D堆疊的處理器設(shè)備可以被構(gòu)建為包括可以聯(lián)合的多個(gè)處理器以增加處理器的3-D堆疊中單個(gè)處理器圖像預(yù)料的線程數(shù)。例如，在包括具有第一處理器的第一處理器芯片、以及具有第二處理器的第二處理器芯片的3-D堆疊的處理器設(shè)備中，第一和第二處理器芯片可以是活躍的，其中第一和第二處理器被配置為作為單個(gè)的處理器運(yùn)行并且聚合它們的線程以增加可以為第一和第二處理器使用的線程的量。這允許3-D堆疊中的單個(gè)處理器的多線程能力被有效地增加，而不需要與必須在單個(gè)處理器自身上使用額外的線程有關(guān)的開(kāi)銷(線程)。參考圖10和11將進(jìn)一步解釋這些原理。圖10是包括第一處理器100A和垂直地堆疊在第一處理器100A上的第二處理器100B的3-D堆疊的處理器設(shè)備100的示意圖。在圖10的實(shí)施例中，第一和第二處理器100A和100B是多線程處理器，并且具有相同的處理器和電阻器集。具體地，第一處理器100A包括四組寄存器101A、102A、103A和104A以執(zhí)行四個(gè)線程。類似地，第二處理器100B包括四組寄存器101B、102B、103B和104B以執(zhí)行四個(gè)線程。在圖10的示例實(shí)施例中，通過(guò)垂直地對(duì)齊和連接處理器100A和100B，3-D處理器堆疊可以被聚合為一個(gè)具有相對(duì)更多線程的單個(gè)的多線程處理器而運(yùn)行。例如，在圖10的一個(gè)示例中，兩個(gè)處理器101A和101B的四個(gè)線程101A、101B、102A、102B、103A、103B、104A和104B可以聯(lián)合地運(yùn)行，這樣3-D處理器堆疊100表現(xiàn)為運(yùn)行8個(gè)線程的單個(gè)處理器。獨(dú)立地，對(duì)于3-D中的系統(tǒng)級(jí)公斷，當(dāng)兩個(gè)或更多處理器被對(duì)齊，這組處理器將表現(xiàn)為系統(tǒng)的公斷方案中的單個(gè)節(jié)點(diǎn)。以這種方式，如下面所討論的公斷“樹(shù)”，例如，當(dāng)額外的處理器被添加到新的堆疊的平面中時(shí)，并不在復(fù)雜度上增長(zhǎng)。對(duì)于傳統(tǒng)的平面系統(tǒng)，處理器可以被制造為具有增長(zhǎng)的數(shù)目的獨(dú)立寄存器集以執(zhí)行可以被并行地運(yùn)行的更多的線程，以增加多程序的處理能力。然而，隨著處理器的線程數(shù)目的增長(zhǎng)，處理器的平面尺寸也增長(zhǎng)，導(dǎo)致寄存器集合處理器執(zhí)行單元之間的通信中的周期時(shí)延，以及增長(zhǎng)的功率。以如圖10中示出的3-D堆疊的架構(gòu)，處理器可以被簡(jiǎn)化為具有更少的寄存器集以支持每個(gè)處理器的更少的線程，同時(shí)聚合處理器層之間的線程，如同需要以增加給定層可以利用的線程的整體數(shù)目。例如，假設(shè)給定的應(yīng)用的最大負(fù)載運(yùn)行為具有四個(gè)或更少的線程，如圖10中示出的處理器100A和100B可以被優(yōu)化為四線程處理器。如果給定的負(fù)載要求多于四個(gè)線程(高達(dá)8個(gè)線程)被執(zhí)行，那么3-D處理器堆疊100中的處理器100A和100B可以被組合并作為具有8線程的單個(gè)處理器而運(yùn)行。在圖10的示例實(shí)施例中，控制方案和通信鏈路被實(shí)施為支持跨不同層的線程的聚合，并且連接層之間的緩存以及保持緩存一致性。這些控制方案是設(shè)計(jì)通信鏈路，這樣當(dāng)不同層的線程實(shí)際共享它們的地址空間時(shí)，每個(gè)處理器將看到相同的狀態(tài)。圖11中示意地展示了這些概念。具體地，圖11示意地描述了根據(jù)本發(fā)明的示例實(shí)施例的、圖10中示出的處理器的多個(gè)組件之間的通信鏈路。如圖11中描述的，第一處理器100A包括與第一處理器單元105A、L2和L3緩存110A、指令緩存112A以及數(shù)據(jù)緩存114A相關(guān)的多個(gè)寄存器集101A、102A、103A和104A(也被分別稱為T(mén)0、T2、T4和T6)。類似地，第二處理器100B包括與第一處理器單元105B、L2和L3緩存110B、指令緩存112B以及數(shù)據(jù)緩存114B相關(guān)的多個(gè)寄存器集101B、102B、103B和104B(也被分別稱為T(mén)1、T3、T5和T7)。指令緩存112A和112B以及數(shù)據(jù)緩存114A和114B接收存儲(chǔ)在各個(gè)L2或L3緩存110A和/或110B中的程序指令和數(shù)據(jù)。例如，可以如上參考圖9C所描述地聯(lián)合和共享L2和/或L3緩存110A和/或110B?？梢杂筛鱾€(gè)處理器105A和105B執(zhí)行存儲(chǔ)在指令緩存112A和112B中的程序指令用于一個(gè)或多個(gè)線程，并且在各個(gè)線程狀態(tài)寄存器T0、T1、T2、T3、T4、T5、T6、T7中存儲(chǔ)給定線程的執(zhí)行狀態(tài)。由于從程序指令的執(zhí)行產(chǎn)生了數(shù)據(jù)，處理器105A將數(shù)據(jù)存儲(chǔ)在其數(shù)據(jù)緩存114A中，并且處理器105B將數(shù)據(jù)存儲(chǔ)在其數(shù)據(jù)緩存114B中。根據(jù)本發(fā)明的原理，處理器105A和105B之間的額外的通信鏈路116、以及數(shù)據(jù)緩存114A和114B被用來(lái)推動(dòng)一致存儲(chǔ)。通信鏈路116可以被實(shí)施為處理器上處理器，因?yàn)楫?dāng)處理器被對(duì)齊時(shí)端口在空間上是并置的。盡管圖10和11的示例實(shí)施例描述了每個(gè)具有寄存器集以支持4個(gè)運(yùn)行線程的處理器，本發(fā)明的原理可以被擴(kuò)展到具有n個(gè)線程的處理器，其中，如果每個(gè)處理器是n-路多線程，處理器對(duì)可以被作為2n-路多線程處理器而運(yùn)行，如系統(tǒng)的其他部分所看到的。另外，因?yàn)檫@一實(shí)施，當(dāng)多數(shù)時(shí)候運(yùn)行n線程(其中每個(gè)處理器沒(méi)有被重度地線程)，并從而允許基礎(chǔ)處理器被針對(duì)n線程運(yùn)行優(yōu)化，但具有在需要時(shí)擴(kuò)展系統(tǒng)以運(yùn)行2n線程的能力，其將特別有用。如上所指出的，當(dāng)3-D堆疊配置中兩個(gè)或更多處理器被對(duì)齊時(shí)，處理器將表現(xiàn)為系統(tǒng)公斷方案中的單個(gè)節(jié)點(diǎn)。以這一方案，可以創(chuàng)建公斷“樹(shù)”(或更通常地，處理器互聯(lián)結(jié)構(gòu))，這樣當(dāng)額外的處理器被加入新堆疊的平面時(shí)并不在復(fù)雜度上增長(zhǎng)。下面參考圖12、13、14、15、和16，將進(jìn)一步詳細(xì)地介紹根據(jù)本發(fā)明原理的示例處理器互聯(lián)結(jié)構(gòu)。圖12示意地描述了用于平面處理器系統(tǒng)的處理器互聯(lián)方案。具體地，圖12描述了包括被布置在相同平面上的第一處理器120A和第二處理器120B的平面處理器系統(tǒng)120。第一處理器120A包括多個(gè)處理器P1A、P2A、P3A、P4A、P5A、P6A、P7A和P8A(統(tǒng)稱為，PnA)以及相關(guān)的L3緩存。第一處理器120A的處理器PnA在處理器互聯(lián)結(jié)構(gòu)122A上通信。類似地，第二處理器120B包括多個(gè)處理器P1B、P2B、P3B、P4B、P5B、P6B、P7B和P8B(統(tǒng)稱為，PnB)以及各個(gè)L3緩存。第二處理器120B的處理器PnB在處理器互聯(lián)結(jié)構(gòu)122B上通信。圖12的示例實(shí)施例中，處理器互聯(lián)結(jié)構(gòu)122A和122B被描述為實(shí)施標(biāo)準(zhǔn)公斷方案的“樹(shù)”結(jié)構(gòu)。此外，如圖12中描述的，使用總線互聯(lián)結(jié)構(gòu)124將通信總線122A和122B相互連接。在圖12的平面系統(tǒng)120中，這一總線互聯(lián)結(jié)構(gòu)124在2-D平面中是相對(duì)長(zhǎng)的。根據(jù)本發(fā)明的原理，例如圖13描述的，在3-D堆疊框架中可以更簡(jiǎn)化這一處理器互聯(lián)結(jié)構(gòu)。具體地，圖13示意地描述了根據(jù)本發(fā)明的示例實(shí)施例的用于3-D堆疊的多處理器系統(tǒng)的處理器互聯(lián)方案。具體地，圖13描述了包括第一處理器130A和被布置在第一處理器130A上的第二處理器130B的平面處理器系統(tǒng)130。第一處理器130A包括多個(gè)處理器P1A、P2A、...、P8A(統(tǒng)稱為，PnA)，使用處理器互聯(lián)結(jié)構(gòu)132A將它們互聯(lián)和通信。類似地，第二處理器130B包括多個(gè)處理器P1B、P2B、...、P8B(統(tǒng)稱為，PnB)，使用處理器互聯(lián)結(jié)構(gòu)132B將它們互聯(lián)和通信。處理器互聯(lián)結(jié)構(gòu)132A和132B被描述為實(shí)施標(biāo)準(zhǔn)公斷方案的“樹(shù)”結(jié)構(gòu)。如圖13中進(jìn)一步描述的，使用連接總線結(jié)構(gòu)134將處理器互聯(lián)結(jié)構(gòu)132A和132B相互連接。圖13的整體處理器互聯(lián)方案在概念上與圖12的整體處理器互聯(lián)方案類似，除了使用堆疊的處理器芯片130A和130B之間的垂直連接來(lái)形成總線連接結(jié)構(gòu)134(其連接處理器互聯(lián)結(jié)構(gòu)132A和132B)。基于這一點(diǎn)，垂直連接總線結(jié)構(gòu)134在長(zhǎng)度上比圖12中描述的平面連接總線結(jié)構(gòu)124短得多。因此，圖13中的整體處理器互聯(lián)方案比圖12中的整體處理器互聯(lián)方案實(shí)際上更小和更快。圖14示意地描述了根據(jù)本發(fā)明的另一個(gè)示例實(shí)施例的、用于3-D堆疊的多處理器系統(tǒng)的處理器互聯(lián)結(jié)構(gòu)。圖14示意地描述了具有拓?fù)涞叵喈?dāng)于圖13的3-D堆疊的處理器的處理器互聯(lián)框架、但更快并且在尺寸上更簡(jiǎn)化的處理器互聯(lián)框架的3-D堆疊的處理器結(jié)構(gòu)140。更具體地，如圖14中示出的，使用第二處理器芯片130B上的樹(shù)結(jié)構(gòu)132B，以及多個(gè)垂直連接141、142、143、144、145、146、147和148(其從第二處理器芯片130B上的樹(shù)總線結(jié)構(gòu)132B的端點(diǎn)延伸到第一處理器芯片130A的各個(gè)處理器)，來(lái)實(shí)施處理器互聯(lián)方案。圖14的處理器互聯(lián)方案考慮到第一和第二處理器芯片130A和130B上的處理器是彼此對(duì)齊的，這樣第一和第二處理器芯片130A和130B的樹(shù)總線結(jié)構(gòu)132A和132B的終端點(diǎn)也是對(duì)齊的(參見(jiàn)圖13)。以這種垂直對(duì)齊，可以在單個(gè)垂直總線互聯(lián)134(如圖13中示出的)的位置實(shí)施垂直總線連接141、142、143、144、145、146、147和148(如圖14中示出的)。因?yàn)樯戏降奶幚砥餍酒?30B上的總線樹(shù)結(jié)構(gòu)132B的每個(gè)終端點(diǎn)對(duì)齊到下方的處理器芯片130A的總線樹(shù)結(jié)構(gòu)132A的終端點(diǎn)，可以使用短垂直連接來(lái)連接兩個(gè)樹(shù)結(jié)構(gòu)132A和132B的終端點(diǎn)，這樣允許樹(shù)結(jié)構(gòu)132A和132B中的一個(gè)被忽略或者不使用。下面參考圖15進(jìn)一步討論和描述這些原理。具體地，圖15是根據(jù)具有基于圖14的處理器互聯(lián)結(jié)構(gòu)方案的處理器互聯(lián)結(jié)構(gòu)的本發(fā)明的示例實(shí)施例的、3-D堆疊的多處理器系統(tǒng)的頂部示意圖。圖15描述了3-D堆疊的多處理器系統(tǒng)150，其是圖14中的概念系統(tǒng)的物理實(shí)現(xiàn)，其中，下方處理器芯片130A上的處理器PnA和上方處理器芯片130B上的處理器PnB被以總線樹(shù)結(jié)構(gòu)132B的終端點(diǎn)對(duì)齊。這允許分別使用短垂直導(dǎo)電過(guò)孔連接141、142、143、144、145、146、147和148，在總線樹(shù)結(jié)構(gòu)132B的每個(gè)終端點(diǎn)處，將總線樹(shù)結(jié)構(gòu)132B連接到處理器對(duì)P1A/P1B、P2A/P2B、P3A/P3B、P4A/P4B、P5A/P5B、P6A/P6B、P7A/P7B和P8A/P8B。因?yàn)檫@些垂直導(dǎo)電過(guò)孔連接相對(duì)較短，處理器的每個(gè)上/下對(duì)可以被看作全局總線132B的單個(gè)垂直下落。此外，與圖13中示出的單個(gè)垂直總線連接結(jié)構(gòu)134相比，垂直過(guò)孔141、142、…、148的使用提供了對(duì)齊的處理器之間的更短的通信鏈路。圖16示意地描述了根據(jù)本發(fā)明的另一個(gè)示例實(shí)施例的3-D堆疊的多處理器系統(tǒng)的處理器互聯(lián)結(jié)構(gòu)。圖16示意地描述了具有總線框架(類似于圖14中的，除了在下方處理器芯片130A上的額外樹(shù)結(jié)構(gòu)162A的引入和使用)的3-D堆疊的處理器結(jié)構(gòu)160。額外樹(shù)結(jié)構(gòu)162A可以被用來(lái)縮短平面內(nèi)處理器之間的通信鏈路并且增大通信帶寬。具體地，圖16的示例實(shí)施例中，樹(shù)結(jié)構(gòu)162A可被用于第一處理器芯片130A上的處理器PnA之間的處理器到處理器的通信，而不需要使用短垂直總線互聯(lián)141、142、…、148或者是上方樹(shù)結(jié)構(gòu)132B。類似地，樹(shù)結(jié)構(gòu)132B可以被用于第二處理器芯片130B上的處理器PnB之間的處理器到處理器的通信，而不需要使用短垂直總線互聯(lián)141、142、…、148或者是較低的總線樹(shù)結(jié)構(gòu)162A。在另一個(gè)控制方案中，兩個(gè)樹(shù)結(jié)構(gòu)162A和132B都可以被聯(lián)合短垂直互聯(lián)141、142、…、148并行地使用，以提供任意兩個(gè)處理器之間的兩個(gè)獨(dú)立的通信鏈路，這樣可以實(shí)現(xiàn)通信帶寬的2x增長(zhǎng)。實(shí)際上，假設(shè)每個(gè)樹(shù)結(jié)構(gòu)132B和162A是16-字節(jié)總線，其要求16個(gè)周期來(lái)在處理器之間通信256字節(jié)的信息。在這個(gè)實(shí)施例中，通信帶寬可以被增長(zhǎng)到同時(shí)的32字節(jié)(每鏈路16字節(jié))，從而針對(duì)16個(gè)周期增加通信帶寬到512字節(jié)的信息。在本發(fā)明的另一個(gè)示例實(shí)施例中，3-D堆疊的多處理器設(shè)備可以被構(gòu)建為包括多個(gè)處理器，通過(guò)選擇地組合每個(gè)垂直地堆疊的處理器的最快的組件，該多個(gè)處理器被聯(lián)合和配置為單一的超快處理器。以先進(jìn)的技術(shù)，相同處理器之間的設(shè)備性能可以有相當(dāng)大的差異，其中一個(gè)處理器的一些子系統(tǒng)可以快于另一個(gè)相同處理器的相同子系統(tǒng)，而同時(shí)，對(duì)于不同的子系統(tǒng)，該關(guān)系可以是相反的。實(shí)際上，基于設(shè)備尺寸和形狀的差異，以及摻雜的差異等，給定晶圓上形成的一組相同的處理器，具有相同的布局和宏功能組件，可以具有比另一個(gè)相同的處理器相同組件更快或更慢的組件。在這方面，根據(jù)本發(fā)明的另一個(gè)示例實(shí)施例，當(dāng)不同處理器芯片層上的兩個(gè)處理器(第一和第二處理器)具有相同的子系統(tǒng)區(qū)域布局，在一種運(yùn)行模式中，通過(guò)組合第一和第二處理器的對(duì)應(yīng)子系統(tǒng)區(qū)域的最快的一個(gè)以及關(guān)閉第一和第二處理器的對(duì)應(yīng)子系統(tǒng)區(qū)域的較慢的，配置第一和第二處理器為作為單個(gè)的處理器運(yùn)行。下面參考圖17A和17B將進(jìn)一步詳細(xì)地描述和討論這些原理。具體地，圖17A示意地描述了根據(jù)本發(fā)明的示例實(shí)施例的具有相同布局的兩個(gè)處理器，其中，兩個(gè)相同處理器的對(duì)應(yīng)區(qū)域被標(biāo)識(shí)為比其相對(duì)應(yīng)的區(qū)域更快或更慢。具體地，圖17A描述了具有11個(gè)相同的主要區(qū)域(宏)R1、R2、R3、R4、R5、R6、R7、R8、R9、R10和R11的兩個(gè)相同的處理器170A和170B。在制造后，處理器的這些區(qū)域被測(cè)試速度，因?yàn)樘幚砥飨嗤瑫r(shí)，給定的一些區(qū)域?qū)?huì)比另一個(gè)相同處理器的相同區(qū)域更快/更慢。在圖17A的示例實(shí)施例中，第一處理器170A的區(qū)域R1、R2、R4、R6、R8、R9和R11被標(biāo)識(shí)為快于(標(biāo)記為“F”)相同處理器170B的相同區(qū)域。此外，第二處理器170B的區(qū)域R2、R5、R7、和R10被標(biāo)識(shí)為快于(標(biāo)記為“F”)相同處理器170A的相同區(qū)域。圖17B是根據(jù)本發(fā)明的示例實(shí)施例的、包括圖17A的處理器170A和170B的3-D堆疊的多處理器系統(tǒng)170的示意圖。具體地，圖17B示意地描述了根據(jù)本發(fā)明的示例實(shí)施例的、通過(guò)垂直地堆疊圖17A中示出的兩個(gè)處理器而形成的、并且作為由每個(gè)處理器的對(duì)應(yīng)區(qū)域中的最快者組成的單個(gè)處理器而運(yùn)行的3-D堆疊的多處理器結(jié)構(gòu)。圖17中，處理器被對(duì)齊地垂直地連接，這樣對(duì)應(yīng)區(qū)域R1、R2、….、R11被彼此對(duì)齊和連接。兩個(gè)處理器170A和170B的緩存和執(zhí)行資源被對(duì)齊地垂直地連接，這樣3-D堆疊的多處理器系統(tǒng)170可以以多種模式中的一種運(yùn)行。例如，如上所討論的，在一個(gè)節(jié)點(diǎn)中，處理器170A和170B可以作為獨(dú)立的處理器運(yùn)行，其中每個(gè)處理器都是活躍的并且以半功率運(yùn)行。另一個(gè)示例實(shí)施例中，處理器170A或170B中的一個(gè)可以以全功率或增強(qiáng)的功率(Turbo模式)運(yùn)行，同時(shí)另一個(gè)處理器是關(guān)閉的。在另一個(gè)實(shí)施例中，處理器170A和170B可以作為單個(gè)處理器(該單個(gè)處理器包括被標(biāo)識(shí)為區(qū)域中的最快者的來(lái)自每個(gè)處理器的那些區(qū)域)而運(yùn)行，這樣得到的處理器可以作為單個(gè)超快的處理器(具有快于如果使用來(lái)自僅僅一個(gè)處理器層的全部組件的速度)而運(yùn)行。例如，在圖17B的示例實(shí)施例中，3-D堆疊的多處理器系統(tǒng)170可以作為單個(gè)處理器而運(yùn)行，該單個(gè)處理器包括由第一處理器170A的快區(qū)域R1、R2、R4、R6、R8、R9和R11和第二處理器170B的快區(qū)域R2、R5、R7、和R10組成的11個(gè)區(qū)域。在本發(fā)明的另一示例實(shí)施例中，3-D堆疊的多處理器設(shè)備可以具有作為單個(gè)處理器圖像邏輯地運(yùn)行的多個(gè)聯(lián)合的處理器，但其中至少一個(gè)處理器被用于“run-ahead(超前)”功能。具體地，作為示例，在具有彼此對(duì)齊地垂直地連接的第一和第二堆疊的處理器的3-D堆疊的多處理器設(shè)備中，第一處理器可以是負(fù)責(zé)機(jī)器的架構(gòu)的狀態(tài)的主處理器，并且從處理器不被架構(gòu)或程序限制并且不能改變機(jī)器的架構(gòu)的狀態(tài)，從處理器可以超前主處理器運(yùn)行以早解決分支和產(chǎn)生未命中。在這一示例實(shí)施例中，第一和第二處理器的緩存和執(zhí)行資源被連接在一起，這樣他們可以被用在，例如，兩種可替換的模式中–或者作為獨(dú)立處理器，其中處理器層之間的連接沒(méi)有被使用，或者以協(xié)作的方式，其中主處理器執(zhí)行程序，從處理器運(yùn)行程序的更簡(jiǎn)單版本，這樣從處理器可以領(lǐng)先于主處理器，產(chǎn)生存儲(chǔ)器請(qǐng)求以及解決分支，其結(jié)果可被主處理器用來(lái)避免其他選擇中的長(zhǎng)延時(shí)的存儲(chǔ)器訪問(wèn)以及分支誤預(yù)報(bào)。下面參考圖18，將進(jìn)一步詳細(xì)地描述3-D堆疊的處理器系統(tǒng)中實(shí)施超前或輔助-線程的這一概念。具體地，圖18示意的描述了根據(jù)本發(fā)明的示例實(shí)施例的、用于在3-D堆疊的處理器系統(tǒng)中實(shí)施超前功能的方法。具體地，圖18描述了由運(yùn)行主線程的主處理器執(zhí)行的、關(guān)于主和從處理器之間共享存儲(chǔ)器的多個(gè)操作181和182，以及由從處理器協(xié)同主處理器執(zhí)行的、作為超前線程運(yùn)行的多個(gè)操作184、185、186、187、188和189。具體地，如圖18中示出的，當(dāng)在3-D堆疊的處理器系統(tǒng)中執(zhí)行程序時(shí)，主處理器從存儲(chǔ)器183獲取指令181并且執(zhí)行每個(gè)程序指令182。當(dāng)執(zhí)行指令時(shí)，主處理器將從共享的存儲(chǔ)器183獲取和存儲(chǔ)程序數(shù)據(jù)，并且保持機(jī)器狀態(tài)(存儲(chǔ))對(duì)于全部的外部實(shí)體是可視的。換句話說(shuō)，主處理器準(zhǔn)確地執(zhí)行程序，這樣主處理器以正確的順序執(zhí)行指令操作，并且當(dāng)那些改變被認(rèn)為是正確的時(shí)，僅向系統(tǒng)的其余部分指明狀態(tài)改變信息。然而，為了使程序執(zhí)行更快，以更高的指令級(jí)的并行性，從處理器作為“超前”處理器運(yùn)行，其中，從處理器并不保證正確和合法的操作，并且并不向系統(tǒng)的其余部分指明狀態(tài)改變。替代地，其以猜測(cè)的模式盡可能快地運(yùn)行，并且不被與程序流程無(wú)關(guān)的指令所困擾。通過(guò)以這種模式運(yùn)行，超前處理器將早于主處理器所能夠做的，解決許多分支并且生成許多必要的緩存未命中。這將運(yùn)行主處理器比其正常能夠的更快地運(yùn)行。具體地，如圖18中示出的，從處理器將從共享的存儲(chǔ)器183獲取指令184，并且執(zhí)行特定的指令，例如數(shù)據(jù)獲取指令，并且響應(yīng)于該數(shù)據(jù)獲取指令從共享的存儲(chǔ)器183獲取數(shù)據(jù)185。從處理器將執(zhí)行數(shù)據(jù)存儲(chǔ)指令，并且執(zhí)行存儲(chǔ)器訪問(wèn)操作186以確定必要數(shù)據(jù)是否被存儲(chǔ)在存儲(chǔ)器183中。從處理器將執(zhí)行簡(jiǎn)單指令187并且執(zhí)行分支指令188，并且丟棄或忽略與確定緩存未命中或解決分支重定向無(wú)關(guān)的全部的其他獲取的指令189。步驟186中，當(dāng)從處理器看到數(shù)據(jù)存儲(chǔ)指令來(lái)到時(shí)，從處理器將確定針對(duì)將被存儲(chǔ)的數(shù)據(jù)緩存線是否存在。如果緩存線不存在，從處理器將產(chǎn)生緩存未命中，并且繼續(xù)使得針對(duì)該數(shù)據(jù)存儲(chǔ)分配緩存線，并且獲取適當(dāng)?shù)脑S可以將數(shù)據(jù)存儲(chǔ)到新分配的緩存線(即，確保新緩存線的狀態(tài)是“datastoreready(數(shù)據(jù)存儲(chǔ)準(zhǔn)備完成)”狀態(tài))。如果緩存線已經(jīng)存在，從處理器將確定該緩存線是否是“datastoreready(數(shù)據(jù)存儲(chǔ)準(zhǔn)備完成)”狀態(tài)，并且如果否的話，繼續(xù)獲取適當(dāng)?shù)脑S可。以這一方式，當(dāng)主處理器執(zhí)行數(shù)據(jù)存儲(chǔ)指令時(shí)，緩存線將是可用的并且處于“storeready(存儲(chǔ)準(zhǔn)備完成)”狀態(tài)，從而避免了執(zhí)行流程中的緩存未命中。通過(guò)在主處理器發(fā)現(xiàn)前解決意外事件，從處理器(超前處理器)加速了主處理器。從處理器可以這樣運(yùn)行，因?yàn)槠洳恍枰獔?zhí)行每個(gè)指令，并且不需要準(zhǔn)確地執(zhí)行程序操作。在3-D堆疊的配置中，因?yàn)橹骱蛷奶幚砥魇强臻g一致的并由短垂直連接所連接，他們能夠共享和觀察執(zhí)行狀態(tài)，并且相比共面的配置(其中，長(zhǎng)配線將被需要以交換適當(dāng)?shù)耐叫畔?，更容易和健壯地同步。即使具有共面的處理器之間的共面配線，共面的處理器將很可能不能一致地觀察彼此的狀態(tài)。在3-D堆疊的配置中，輔助線程和主線程之間的、用以共享值以及同步處理流程的通信和互聯(lián)，通過(guò)主和從處理器的資源之間的短垂直連接，更容易被實(shí)現(xiàn)。在本發(fā)明的另一個(gè)示例實(shí)施例中，3-D堆疊的處理器設(shè)備可以具有多個(gè)聯(lián)合的處理器，該多個(gè)聯(lián)合的處理器邏輯地作為單個(gè)處理器圖像運(yùn)行，但其中它們的架構(gòu)的存儲(chǔ)的一部分作為不能被3-D堆疊之外的處理器訪問(wèn)的私有存儲(chǔ)空間(或暫存空間)運(yùn)行。換句話說(shuō)，多處理器可以被聯(lián)合為單個(gè)的運(yùn)行主體(從外部看是“處理器”)，該單個(gè)的運(yùn)行主體具有可以用于暫存空間、并且組織其他數(shù)據(jù)結(jié)構(gòu)的私有存儲(chǔ)區(qū)域，其中，該私有存儲(chǔ)區(qū)域是系統(tǒng)中的其他運(yùn)行主體不可見(jiàn)的。當(dāng)處理器的元組作為單個(gè)邏輯處理器運(yùn)行(以超前模式、或超級(jí)turbo模式、或任意其他的組合)時(shí)，該元組的一個(gè)或多個(gè)緩存可以被用作具有程序-特定結(jié)構(gòu)的私有存儲(chǔ)。本發(fā)明的其他示例實(shí)施例中，如圖19中所描述的，根據(jù)本發(fā)明的示例實(shí)施例，可以通過(guò)垂直地堆疊多個(gè)處理器(每個(gè)都具有類似的狀態(tài)寄存器布局)而形成3-D堆疊的處理器結(jié)構(gòu)，其中，多個(gè)處理器可以獨(dú)立地運(yùn)行、或者以協(xié)作的方式運(yùn)行以共享它們的狀態(tài)寄存器。更具體地，圖19示意地描述了第一處理器190A和第二處理器190B，其垂直地堆疊以形成3-D堆疊的處理器結(jié)構(gòu)190。在圖19的示例實(shí)施例中，每個(gè)處理器190A和190B具有相同的狀態(tài)寄存器(一般由一個(gè)或多個(gè)矩形的組來(lái)描述)布局。例如，第一處理器190A和第二處理器190B具有分別部署在各自處理器的基本相同的2-D區(qū)域中的、相同的狀態(tài)寄存器的組191A和191B。將被理解的是，每個(gè)處理器190A和190B上的狀態(tài)寄存器集(矩形的組)的描述是隨意的，并且僅指一般地描述處理器包含其狀態(tài)寄存器。每個(gè)處理器上190A節(jié)190B上的狀態(tài)寄存器集可以被用來(lái)存儲(chǔ)各個(gè)處理器190A和190B在該處理器的每個(gè)運(yùn)行周期結(jié)束時(shí)的“狀態(tài)”。術(shù)語(yǔ)“狀態(tài)”指完全地獲取在給定處理器上正在執(zhí)行的程序的執(zhí)行狀態(tài)(目前為止正在執(zhí)行的程序已經(jīng)完成哪些)所需要的信息。如本領(lǐng)域技術(shù)人員所理解的，“狀態(tài)”包括通用寄存器、控制寄存器、情況代碼、地址寄存器、以及保持必不可少的狀態(tài)信息的任何其他寄存器中包含的信息。假設(shè)程序在第一處理器190A上運(yùn)行。在程序運(yùn)行的一些給定點(diǎn)(處理器190A的完成運(yùn)行周期的結(jié)束處)，第一處理器190A的“狀態(tài)”可以被從其狀態(tài)寄存器中掃描出兵保存在第二處理器190B的相應(yīng)狀態(tài)寄存器中，并且第二處理器190B可以使用第二處理器190B的狀態(tài)寄存器中存儲(chǔ)的掃描入的狀態(tài)信息，在第一處理器190A停止執(zhí)行的點(diǎn)開(kāi)始執(zhí)行相同的程序?；谶@點(diǎn)，程序可以繼續(xù)在第二處理器190B上、從第一處理器190A上的停止點(diǎn)開(kāi)始運(yùn)行，并且程序?qū)⒉荒苤榔湟呀?jīng)被移動(dòng)到不同的處理器。因此，“狀態(tài)”是可能被請(qǐng)求以獲取所需要的關(guān)于在任意周期的運(yùn)行的處理器的一切的全部靜態(tài)信息?！盃顟B(tài)”是完整地指定與在處理器上運(yùn)行的程序有關(guān)的全部信息的寄存器集。一般地，可以使用上面討論的技術(shù)來(lái)制造圖19的3-D堆疊的結(jié)構(gòu)190，其中處理器190A和190B可以被彼此堆疊并且垂直地連接，這樣每個(gè)層的處理器190A和190B的狀態(tài)寄存器集(以及其他組件)是對(duì)齊并且使用對(duì)垂直連接互聯(lián)的。如上所指出的，術(shù)語(yǔ)“對(duì)齊”指代處理器190A和190B的每個(gè)層的相應(yīng)組件被直接部署在彼此上方(占據(jù)垂直3-D空間的每一層中基本相同的2-D空間)，或者如上所討論的，統(tǒng)一地交錯(cuò)固定的位移，處理器190A和190B被附加一定的偏離以產(chǎn)生更低的功率密度。以這一方式，通過(guò)在狀態(tài)寄存器和其他組件之間實(shí)施適當(dāng)?shù)拇怪边B接，3-D堆疊的處理器190可以以多種模式中的一種運(yùn)行。圖20是展示圖19的3-D堆疊的處理器結(jié)構(gòu)的多個(gè)運(yùn)行模式的表。例如，如圖20中示出的，在一種運(yùn)行模式(“正?！蹦Ｊ?中，第一和第二處理器190A和190B可以作為獨(dú)立的處理器運(yùn)行，其中每個(gè)處理器190A和190B是活躍的(被打開(kāi))并且以低于全功率運(yùn)行(例如，每個(gè)運(yùn)行在半功率)。在另一個(gè)運(yùn)行模式(“turbo”模式)中，處理器中的一個(gè)190A(或190B)運(yùn)行在全功率，而另一個(gè)處理器被關(guān)閉。“正?！蹦Ｊ街校幚砥?90A和190B中的每個(gè)可以運(yùn)行在它們的最大功率的一半，這樣處理器對(duì)將具有與運(yùn)行在全速度(turbo模式)的單個(gè)處理器相同的功率占用空間(footprint)?？梢岳谩罢！边\(yùn)行模式，這樣相同的功率和冷卻基礎(chǔ)架構(gòu)可以應(yīng)付這兩種情形，即，運(yùn)行在全速度(turbo模式)的單個(gè)處理器，或者運(yùn)行在降低的速度(正常模式)的處理器對(duì)。將被理解的是，本文中術(shù)語(yǔ)“全速度”、或“全功率”、或“最大安全速度”全部指代：針對(duì)所有可能的情況和輸入，給定的處理器將正確運(yùn)行的運(yùn)行速度。給定處理器的“最大安全速度”是使用多種計(jì)算機(jī)仿真、模型、以及給定處理器產(chǎn)品的測(cè)量而提前確定的運(yùn)行特征。計(jì)算機(jī)產(chǎn)品被發(fā)布為具有其最大速度，并且其不能更快地運(yùn)行。實(shí)際上，對(duì)于給定處理器可能運(yùn)行的多數(shù)可能的狀態(tài)，以及對(duì)于多數(shù)可能的程序和輸入，處理器實(shí)際上可以比“最大安全速度”更快地運(yùn)行。然而，當(dāng)處理器超過(guò)其已知的“最大安全速度”運(yùn)行時(shí)，由于狀態(tài)和輸入的特定組合可能引起運(yùn)行錯(cuò)誤，“全速度”限制被典型地設(shè)置，這樣處理器運(yùn)行的任意運(yùn)行情況和環(huán)境下，將不會(huì)有問(wèn)題發(fā)生。在本發(fā)明的另一個(gè)示例實(shí)施例中，如圖20的表格中示出的，圖19的示例3-D結(jié)構(gòu)190可以運(yùn)行在被稱為“超-Turbo(Hyper-Turbo)”的模式中，其中處理器中的一個(gè)(例如處理器190A)可以被運(yùn)行在超過(guò)全功率(例如比該處理器的最大安全速度更快的運(yùn)行速度)，同時(shí)其他處理器(例如處理器190B)被去活躍(關(guān)閉)，但一種被去活躍的處理器的狀態(tài)寄存器被活躍處理器用于活躍處理器狀態(tài)的“檢查點(diǎn)(checkpointing)”。這一示例實(shí)施例中，堆疊中的活躍處理器的架構(gòu)被改進(jìn)為具有堆疊中另一個(gè)不活躍的處理器的狀態(tài)寄存器，以使得活躍處理器能夠運(yùn)行在增強(qiáng)(超-Turbo)的運(yùn)行速度，同時(shí)使用不活躍處理器的狀態(tài)寄存器來(lái)存儲(chǔ)在活躍處理器的每個(gè)運(yùn)行周期結(jié)束時(shí)的當(dāng)前狀態(tài)信息，以用于執(zhí)行錯(cuò)誤發(fā)生的情況(在活躍處理器以超過(guò)被認(rèn)為“安全”的速度的增強(qiáng)運(yùn)行速度運(yùn)行時(shí))中活躍處理器狀態(tài)的“檢查點(diǎn)(checkpointing)”目的。圖21是描述根據(jù)本發(fā)明的示例實(shí)施例的、以“超-Turbo(Hyper-Turbo)”模式運(yùn)行的圖19的3-D堆疊的處理器結(jié)構(gòu)190的運(yùn)行模式的流程圖。初始地，可以通過(guò)激活主處理器(例如處理器190A)運(yùn)行在超過(guò)其“最大安全速度”的速度，并且關(guān)閉從處理器(例如190B)，同時(shí)允許從(不活躍)處理器的狀態(tài)寄存器保持活躍用于主處理器的使用(步驟200)，選擇地控制圖19的處理器堆疊進(jìn)入“超-Turbo(Hyper-Turbo)”模式。在給定程序的執(zhí)行期間，在每個(gè)運(yùn)行周期的完成的基礎(chǔ)上，主處理器將開(kāi)始下一個(gè)運(yùn)行周期(步驟201)。如果當(dāng)前周期被完成(步驟202中的肯定結(jié)果)，并且在當(dāng)前周期沒(méi)有錯(cuò)誤發(fā)生(步驟203中的否定結(jié)果)，主處理器的當(dāng)前狀態(tài)(在當(dāng)前周期的結(jié)束處)將被檢查點(diǎn)(checkpointed)(存儲(chǔ))在從處理器204的狀態(tài)寄存器中(步驟204)，并且下一個(gè)運(yùn)行周期將開(kāi)始(步驟201)。如果在當(dāng)前運(yùn)行周期中錯(cuò)誤發(fā)生(步驟203中的肯定結(jié)果)，通過(guò)復(fù)制第二處理器的狀態(tài)寄存器中的檢查點(diǎn)(checkpointed)的狀態(tài)的當(dāng)前內(nèi)容，主處理器的狀態(tài)回退一個(gè)周期(步驟205)。從處理器的狀態(tài)寄存器中的檢查點(diǎn)(checkpointed)的狀態(tài)是在主處理器的上一個(gè)運(yùn)行周期完成的時(shí)間點(diǎn)處存在的主處理器的狀態(tài)寄存器的狀態(tài)。主處理器接著回到運(yùn)行的當(dāng)前周期(錯(cuò)誤發(fā)生的周期)(使用從從處理器的狀態(tài)寄存器訪問(wèn)得到的檢查點(diǎn)(checkpointed)的狀態(tài))(步驟206)。在一個(gè)示例實(shí)施例中，這一過(guò)程(步驟206)被運(yùn)行在其“安全”最大速度的主處理器優(yōu)先地執(zhí)行，以確保在更高速度時(shí)引起問(wèn)題的程序操作本次將無(wú)錯(cuò)誤地準(zhǔn)確執(zhí)行。一旦當(dāng)前運(yùn)行周期(以正常安全速度執(zhí)行)完成(步驟207中的肯定結(jié)果)，主處理器的當(dāng)前狀態(tài)被檢查點(diǎn)(checkpointed)在從處理器的狀態(tài)寄存器中(步驟208)。這之后，處理器堆疊返回到超-turbo模式(其中主處理器開(kāi)始以超過(guò)其最大安全速度的運(yùn)行速度而運(yùn)行)(步驟200)。圖21的示例過(guò)程中，因?yàn)橹魈幚砥鞯臓顟B(tài)被針對(duì)每個(gè)完成的運(yùn)行周期而被檢查點(diǎn)(checkpointed)，并且因?yàn)榫哂卸询B的形狀使得恢復(fù)動(dòng)作可以簡(jiǎn)單和快速完成(即，通過(guò)以垂直連接上正被訪問(wèn)的從處理器的狀態(tài)寄存器中的狀態(tài)檢查點(diǎn)(checkpoint)的內(nèi)容來(lái)刷新主處理器的狀態(tài)寄存器，來(lái)恢復(fù)狀態(tài))，主處理器可以超過(guò)其最大安全速度的速度運(yùn)行。上面參考圖9A、9B和9C所論述的示例實(shí)施例中，例如，使用垂直連接，構(gòu)成3-D堆疊的處理器結(jié)構(gòu)的不同級(jí)的處理器芯片中的不同緩存可以被聯(lián)合，這樣處理器可以將緩存體系中的任意特定級(jí)的緩存運(yùn)行為單個(gè)的共享緩存。例如如上所指出的，L2緩存(兩個(gè)不同級(jí)上的)的對(duì)齊對(duì)可以作為具有兩倍容量的單個(gè)共享的L2緩存而運(yùn)行，并且L3緩存(兩個(gè)不同級(jí)上的)的對(duì)齊對(duì)可以作為具有兩倍容量的單個(gè)共享的L3緩存而運(yùn)行。在下面參考圖22-32詳細(xì)地描述的本發(fā)明的其他示例實(shí)施例中，不同處理器芯片的緩存存儲(chǔ)器可以被構(gòu)建為具有使得能夠?qū)崿F(xiàn)多維中的不同訪問(wèn)模式的配線結(jié)構(gòu)。圖22示意地描述了本發(fā)明的實(shí)施例可以被應(yīng)用到的存儲(chǔ)器陣列。具體地，圖22示意地描述了包括存儲(chǔ)器單元220(多個(gè)字線(WL0、WL1、…、WLn)和多個(gè)位線(BL0、BL1、…、BLn)可以訪問(wèn)該存儲(chǔ)器單元)的2-D陣列的存儲(chǔ)器陣列210。每個(gè)存儲(chǔ)器單元220包括訪問(wèn)晶體管(transistor)222和存儲(chǔ)元件224(例如電容器)，其中訪問(wèn)晶體管222具有連接到字線的門(mén)端、連接到位線的源端以及連接到存儲(chǔ)元件224的漏端。在圖22的描述性存儲(chǔ)器陣列210中，每行存儲(chǔ)器單元220被連接到相同的字線，其中每行存儲(chǔ)器220包括組成給定字節(jié)、字、存儲(chǔ)線等的比特組(量)。此外，每列存儲(chǔ)器單元220被連接到相同的位線，其中連接到給定位線的每個(gè)存儲(chǔ)器單元220對(duì)應(yīng)著由存儲(chǔ)器210讀出/寫(xiě)入的給定量(字節(jié)、字、緩存線等)內(nèi)的給定的比特位置。每個(gè)字線(WL0、WL1、…、WLn)被連接到對(duì)應(yīng)的驅(qū)動(dòng)226，驅(qū)動(dòng)226運(yùn)行以激活和去激活給定的字線。針對(duì)給定字線的驅(qū)動(dòng)226施加電壓到連接到給定字線的一行存儲(chǔ)器單元中的每個(gè)訪問(wèn)晶體管222的門(mén)端，其打開(kāi)連接到給定字線的一行存儲(chǔ)器單元中的每個(gè)訪問(wèn)晶體管222。字線是對(duì)應(yīng)于被用來(lái)執(zhí)行讀或?qū)懖僮鞯牡刂返某浞纸獯a的線，這樣在任意給定的時(shí)刻，只有一個(gè)字線將被激活。此外，連接每個(gè)位線(BL0、BL1、…、BLn)到被連接到該位線的給定存儲(chǔ)器單元220的給定存儲(chǔ)元件224(電容器)上感測(cè)電荷(邏輯“0”或邏輯“1”)的對(duì)應(yīng)的接收器228(例如，感測(cè)放大器電路)，其由給定字線選擇出。對(duì)于讀或?qū)懖僮鳎粋€(gè)字線(行)被對(duì)應(yīng)的字線驅(qū)動(dòng)226激活，其打開(kāi)該給定行中每個(gè)存儲(chǔ)器單元220的每個(gè)訪問(wèn)晶體管222。一旦給定的字線被激活，經(jīng)由對(duì)應(yīng)的位線來(lái)訪問(wèn)被選中的字線中的一個(gè)或多個(gè)比特(列)。給定位線的全部比特被連接在一起，但任意給定的時(shí)刻僅有一個(gè)比特被選擇。圖22示意地描述了DRAM(動(dòng)態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器)，其中每個(gè)存儲(chǔ)器單元的狀態(tài)(例如，邏輯“0”或邏輯“1”)被存儲(chǔ)為作為存儲(chǔ)元件224的電容器上的電荷。如本領(lǐng)域中所知曉的，在其他存儲(chǔ)器架構(gòu)中，例如SRAM(靜態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器)，關(guān)于字線和位線的行-列“架構(gòu)”是相同的，但是每個(gè)存儲(chǔ)元件將包括多個(gè)晶體管(transistor)而非電容器。根據(jù)本發(fā)明的實(shí)施例，多維存儲(chǔ)器架構(gòu)可以通過(guò)堆疊多個(gè)級(jí)的存儲(chǔ)器(例如DRAM，SRAM)而構(gòu)建，該存儲(chǔ)器具有使得能夠?qū)崿F(xiàn)多維中的用于讀/寫(xiě)的不同訪問(wèn)模式的訪問(wèn)配線。例如圖23A、23B、23C聯(lián)合地描述了根據(jù)本發(fā)明的示例實(shí)施例的、用于構(gòu)建包括具有不同訪問(wèn)模式的多級(jí)存儲(chǔ)器的存儲(chǔ)器結(jié)構(gòu)的方法。更具體地，圖23A示意地描述了第一級(jí)存儲(chǔ)器230A，圖23B示意地描述了第二級(jí)存儲(chǔ)器230B，圖23C示意地描述了具有部署在第一級(jí)緩存存儲(chǔ)器230A(圖23A)上的第二級(jí)存儲(chǔ)器230B(圖23B)的3-D存儲(chǔ)器230C。圖23A示出的第一級(jí)緩存存儲(chǔ)器230A包括存儲(chǔ)器單元MC1、MC2、MC3和MC4的陣列，每個(gè)包括訪問(wèn)晶體管222A和存儲(chǔ)元件224A、多個(gè)字線(例如WL0_A、WL1_A)、多個(gè)位線(例如BL0_A、BL1_A)、字線驅(qū)動(dòng)226A、以及位線接收器228A。圖23A中的第一級(jí)緩存存儲(chǔ)器230A結(jié)構(gòu)和操作上類似于如上面參考圖22描述的存儲(chǔ)器陣列210，除了在圖23A中，為了描述方便，僅示出了四個(gè)存儲(chǔ)器單元MC1、MC2、MC3和MC4，以及兩個(gè)字線(行)WL0_A和WL1_A、兩個(gè)位線(列)BL0_A和BL1_A。字線在行的方向延伸，并且位線在列的方向延伸。圖23B中示出的第二級(jí)存儲(chǔ)器230B包括對(duì)應(yīng)于圖23A中示出的存儲(chǔ)器單元MC1、MC2、MC3和MC4的多個(gè)存儲(chǔ)器單元MC1、MC2、MC3和MC4。圖23B中示出的存儲(chǔ)器單元每個(gè)包括訪問(wèn)晶體管222B和垂直過(guò)孔連接224B。垂直過(guò)孔連接224B被連接到在不同緩存存儲(chǔ)器層上形成的相應(yīng)存儲(chǔ)器單元的存儲(chǔ)元件。例如，垂直過(guò)孔連接224B被連接到第一級(jí)存儲(chǔ)器230A上的相應(yīng)存儲(chǔ)器單元的存儲(chǔ)器元件224A。此外，圖23B中的第二級(jí)存儲(chǔ)器230B包括多個(gè)字線(例如WL0_B、WL1_B)、多個(gè)位線(例如BL0_B、BL1_B)、字線驅(qū)動(dòng)226B、以及位線接收器228B。圖23B中，每個(gè)字線垂直地(列)延伸，并且被連接到給定列的存儲(chǔ)器單元中的訪問(wèn)晶體管222B的門(mén)端。此外，每個(gè)位線水平地(行)延伸，并且被連接到給定行的存儲(chǔ)器單元中的訪問(wèn)晶體管222B的源端。根據(jù)本發(fā)明的示例實(shí)施例，第二級(jí)存儲(chǔ)器230B被部署在第一級(jí)存儲(chǔ)器230A上以形成如圖23C中所描述的3-D存儲(chǔ)器架構(gòu)。具體地，圖23C示出了3-D存儲(chǔ)器230C，其中每個(gè)存儲(chǔ)器單元MC1、MC2、MC3和MC4包括一個(gè)存儲(chǔ)元件224A、和用于使用兩種不同訪問(wèn)配線模式訪問(wèn)相同的存儲(chǔ)元件224A的不同存儲(chǔ)器層上的兩個(gè)訪問(wèn)晶體管222A和222B。第二級(jí)存儲(chǔ)器230B上的訪問(wèn)晶體管222B被經(jīng)由垂直連接224B連接到對(duì)應(yīng)的第一級(jí)存儲(chǔ)器230A上的存儲(chǔ)元件224A。在圖23C的3-D存儲(chǔ)器架構(gòu)中，針對(duì)每個(gè)存儲(chǔ)器單元MC1、MC2、MC3和MC4存在單個(gè)的存儲(chǔ)元件224A時(shí)，存儲(chǔ)器不同層上的字線和位線配線、字線驅(qū)動(dòng)和位線感測(cè)電路提供了到相同存儲(chǔ)器單元MC1、MC2、MC3和MC4的不同的訪問(wèn)模式。具體地，如圖23C中所描述的，第一級(jí)存儲(chǔ)器230A上的字線WL0_A和WL1_A被設(shè)置為正交于第二級(jí)存儲(chǔ)器230B上的字線WL0_B和WL1_B。此外，第一級(jí)存儲(chǔ)器230A上的位線BL0_A和BL1_A被設(shè)置為正交于第二級(jí)存儲(chǔ)器230B上的位線BL0_B和BL1_B?；谶@點(diǎn)，對(duì)于每個(gè)比特(存儲(chǔ)器單元)，第一和第二級(jí)存儲(chǔ)器230A和230B上的兩個(gè)正交的配線模式使得能夠?qū)崿F(xiàn)不同維度(例如，陣列的行和列)中的數(shù)據(jù)結(jié)構(gòu)的訪問(wèn)。例如，可以使用第一級(jí)存儲(chǔ)器230A上的字線(WL0_A和WL1_A)來(lái)訪問(wèn)3-D存儲(chǔ)器230C中的水平行的存儲(chǔ)器單元，并且可以使用第二級(jí)存儲(chǔ)器230B上的字線(WL0_B和WL1_B)來(lái)訪問(wèn)3-D存儲(chǔ)器230C中的垂直列的存儲(chǔ)器單元。因?yàn)橛糜诿總€(gè)存儲(chǔ)器單元MC1、MC2、MC3和MC4的存儲(chǔ)元件222A被通常連接到兩個(gè)不同的訪問(wèn)晶體管222A和222B，3-D存儲(chǔ)器230C使得能夠?qū)崿F(xiàn)使用不同級(jí)存儲(chǔ)器上的不同字線和位線的形狀對(duì)相同比特陣列的訪問(wèn)。在本發(fā)明的一個(gè)實(shí)施例中，圖23C的3-D存儲(chǔ)器230C被實(shí)施為緩存存儲(chǔ)器結(jié)構(gòu)。在本發(fā)明的另一個(gè)實(shí)施例中，圖23C的3-D存儲(chǔ)器230C被實(shí)施為主系統(tǒng)存儲(chǔ)器結(jié)構(gòu)。此外，將被理解的是形成圖23C示出的結(jié)構(gòu)的每個(gè)級(jí)的存儲(chǔ)器230A和230B可以被實(shí)施為“概念級(jí)的存儲(chǔ)器”或者獨(dú)立的“物理級(jí)的存儲(chǔ)器”。具體地，考慮到“物理級(jí)的存儲(chǔ)器”，每個(gè)級(jí)的存儲(chǔ)器230A和230B被構(gòu)建在獨(dú)立的基底或芯片上，其中兩個(gè)獨(dú)立的基底或芯片被相互掛載以形成堆疊的3-D結(jié)構(gòu)。以圖23A中示出的第一級(jí)存儲(chǔ)器230A，多個(gè)電路組件222A、224A、226A和228A可以被構(gòu)建在第一基底的活躍表面上，同時(shí)字線(WL0_A、WL1_A)和位線(BL0_A、BL1_A)的訪問(wèn)配線模式被制造為第一基底的BEOL結(jié)構(gòu)的一部分。此外，圖23B中示出的第二級(jí)存儲(chǔ)器230B包括第二基底，在第二基底的活躍表面上形成了具有多個(gè)組件222B、226B和228B，同時(shí)字線(WL0_A、WL1_A)和位線(BL0_A、BL1_A)的訪問(wèn)配線模式被制造為第二基底的BEOL結(jié)構(gòu)的一部分。連接224B可以是垂直貫通過(guò)孔連接，其延伸貫穿第一和第二基底，將第二級(jí)存儲(chǔ)器230B上的訪問(wèn)晶體管222B連接到第一級(jí)存儲(chǔ)器230A上的存儲(chǔ)元件224A?？紤]到“概念級(jí)的存儲(chǔ)器”，每個(gè)級(jí)的存儲(chǔ)器230A和230B被構(gòu)建在相同的基底或芯片上，提供一個(gè)物理級(jí)的存儲(chǔ)器，但提供兩個(gè)不同概念級(jí)的存儲(chǔ)器。這個(gè)實(shí)施例中，多有電路組件222A、222B、226A、226B,、228A、228B將被形成在一個(gè)基底的活躍表面上，并且字線和位線的兩個(gè)不同的訪問(wèn)配線模式將被制造為該基底的活躍表面上的相同BEOL結(jié)構(gòu)的一部分?；谶@點(diǎn)，緩存存儲(chǔ)器可以被構(gòu)建為在單個(gè)芯片(例如處理器芯片)上具有多個(gè)“概念”級(jí)的緩存，這樣可以使用兩個(gè)不同的配線訪問(wèn)模式來(lái)訪問(wèn)相同的存儲(chǔ)器單元2-D陣列。本發(fā)明的一個(gè)實(shí)施例中，可以使用多個(gè)概念級(jí)的緩存存儲(chǔ)器，來(lái)分別構(gòu)建如圖9A、9B和9C中示出的第一和第二處理器90A和90B中的每個(gè)上的L2和/或L3緩存。在多種程序(其中在多維中獲取數(shù)據(jù)將增加特定工作負(fù)荷的效率和速度)中，圖23C的存儲(chǔ)器架構(gòu)是有用的。例如，在例如矩陣相乘的應(yīng)用中，圖23C的存儲(chǔ)器結(jié)構(gòu)的配線框架將是有用的，如參考圖24和25將會(huì)描述的。具體地，圖24示意地描述了代表每個(gè)具有4行和4列的4x4的存儲(chǔ)器的塊的存儲(chǔ)器塊A、B和C。存儲(chǔ)器塊C代表存儲(chǔ)器塊A和B的行和列的矩陣相乘(AxB)的結(jié)果。將被理解的是，存儲(chǔ)器塊A、B和C可以被認(rèn)為是不同的存儲(chǔ)器結(jié)構(gòu)，或者相同存儲(chǔ)器結(jié)構(gòu)的不同部分。圖24中示出的示例中，當(dāng)應(yīng)用AxB的矩陣相乘時(shí)，存儲(chǔ)器塊C的給定的入口(比特)被計(jì)算為存儲(chǔ)器塊A的行向量和存儲(chǔ)器塊B的列向量的向量點(diǎn)積，如下：Cij＝RAi·CBj，其中，RAi代表存儲(chǔ)器塊A的序號(hào)為i(其中i＝1,2,3,或4)的行向量，并且其中CBj代表存儲(chǔ)器塊B的序號(hào)為j(其中j＝1,2,3,或4)的列向量。例如，用于i＝1和j＝1的存儲(chǔ)器單元中的入口Cij將被計(jì)算為：C11＝RA1·CB1＝(A11xB11)+(A12xB21)+(A13xb31)+(A14xB41)。如上所示，存儲(chǔ)器塊A和存儲(chǔ)器塊B的矩陣相乘將要求獲取存儲(chǔ)器塊A的行和存儲(chǔ)器塊B的列。假設(shè)存儲(chǔ)器塊A和B都具有如圖22中示出的傳統(tǒng)的框架，獲取存儲(chǔ)器塊A中的給定行將要求一個(gè)原始操作(以高級(jí)程序語(yǔ)言)以整個(gè)地獲取給定的行。實(shí)際上，因?yàn)槊總€(gè)行由字線訪問(wèn)，給定行的每個(gè)存儲(chǔ)器單元由唯一的字線地址激活，并且沿著該行的每個(gè)存儲(chǔ)器單元經(jīng)由各個(gè)位線被讀取。例如，通過(guò)輸入與行RA1相關(guān)的唯一地址以激活其字線，并且接著激活與每列CA1、CA2、CA3和CA4相關(guān)的位線以從存儲(chǔ)器單元位置A11、A12、A13、和A14讀出數(shù)據(jù)，從而在單個(gè)操作中讀出行RA1，存儲(chǔ)器塊A的第一行RA1(其包括A11、A12、A13、和A14)可以被讀出。另一方面，圖22的傳統(tǒng)框架中，因?yàn)榇鎯?chǔ)器塊B中的陣列的每列被完整地存儲(chǔ)在存儲(chǔ)器的單個(gè)列中，從存儲(chǔ)器塊B獲取列將要求乘法操作。例如，為了讀出圖24中的存儲(chǔ)器塊B的第一列CB1(B11、B21、B31和B41)，存儲(chǔ)器塊B中每個(gè)行RB1、RB2、RB3和RB4將必須被順序地激活，并且給定時(shí)間處從目標(biāo)列CB1的每個(gè)激活的行，僅有一個(gè)比特(B11、B21、B31和B41)將被訪問(wèn)。這將要求4個(gè)連續(xù)的字線激活和讀取操作。根據(jù)本發(fā)明的實(shí)施例，可以使用圖23C的框架來(lái)構(gòu)建圖24中的存儲(chǔ)器塊A和B，這樣可以在單個(gè)操作中訪問(wèn)存儲(chǔ)器塊A中的行和存儲(chǔ)器塊B中的列。例如，圖25示意地描述了根據(jù)本發(fā)明的示例實(shí)施例的、使用單個(gè)原始操作訪問(wèn)存儲(chǔ)器塊的行和列的方法。具體地，圖25描述了可以在單個(gè)原始指令LDA[2,i]中，使用存儲(chǔ)器的訪問(wèn)層(其中字線水平地延伸)，訪問(wèn)存儲(chǔ)器塊A的單個(gè)行(第二行)，其中在匯編語(yǔ)言中LD代表“加載”操作。類似地，圖25描述了可以在單個(gè)原始指令LDB[I,4]中，使用存儲(chǔ)器的訪問(wèn)層(其中字線垂直地延伸)，訪問(wèn)存儲(chǔ)器塊B的單個(gè)列(第四列)。圖23C的示例實(shí)施例描述了包括具有不同正交訪問(wèn)配線模式的兩個(gè)級(jí)的存儲(chǔ)器的3-D存儲(chǔ)器結(jié)構(gòu)。在本發(fā)明的其他實(shí)施例中，3-D存儲(chǔ)器結(jié)構(gòu)可以被形成為具有用于訪問(wèn)一個(gè)級(jí)的存儲(chǔ)的3個(gè)或更多級(jí)的不同訪問(wèn)配線模式。此外，圖23C描述了具有被兩個(gè)不同配線模式訪問(wèn)的一個(gè)級(jí)的存儲(chǔ)的3-D存儲(chǔ)器結(jié)構(gòu)，在本發(fā)明的其他實(shí)施例中，3-D存儲(chǔ)器結(jié)構(gòu)被構(gòu)建為具有兩個(gè)或更多級(jí)的存儲(chǔ)，其中每個(gè)級(jí)的存儲(chǔ)由一個(gè)或多個(gè)不同訪問(wèn)配線形狀的層所共享。此外，在本發(fā)明的其他示例實(shí)施例中，正交模式之外的訪問(wèn)配線模式可以被實(shí)施，如圖26、27、28中所示出的。一般地，圖26描述了根據(jù)本發(fā)明的示例實(shí)施例的、包括存儲(chǔ)器單元陣列和斜線訪問(wèn)配線模式的存儲(chǔ)器陣列。更具體地，圖26描述了包括設(shè)置為8行((R1,R2,…,R8)和8列(C1,C2,…,C8)的2-D陣列中的64個(gè)存儲(chǔ)器單元(M)的存儲(chǔ)器陣列240。存儲(chǔ)器陣列240包括設(shè)置為斜線訪問(wèn)模式的多個(gè)字線WL1、WL2、WL3、WL4、WL5、WL6、WL7、和WL8，其中每個(gè)字線被連接到來(lái)自每行和每列M(i,j)的存儲(chǔ)器單元，其中i代表行序號(hào)，j代表列序號(hào)。例如，字線WL1被連接到存儲(chǔ)器單元M(1,8)、M(2,7)、M(3,6)、M(4,5)、M(5,4)、M(6,3)、M(7,2)、和M(8,1)。此外，字線WL2被連接到存儲(chǔ)器單元M(1,1)、M(2,8)、M(3,7)、M(4,6)、M(5,5)、M(6,4)、M(7,3)、和M(8,2)。盡管圖26中沒(méi)有具體地示出，在本發(fā)明的一個(gè)實(shí)施例中，圖26中的存儲(chǔ)器陣列240的全部位線可以以列方向或行方向運(yùn)行。如此，當(dāng)激活給定的字線時(shí)，每個(gè)位線可以被同時(shí)激活，以感測(cè)由給定的字線激活的每列中的一個(gè)比特。此外，圖27描述了根據(jù)本發(fā)明的另一個(gè)示例實(shí)施例的、包括存儲(chǔ)器單元陣列和斜線訪問(wèn)配線模式的存儲(chǔ)器陣列。更具體地，圖27描述了包括被設(shè)置為8行(R1,R2,…R8)和8列(C1,C2,…,C8)的2-D陣列的64個(gè)存儲(chǔ)器單元(M)的存儲(chǔ)器陣列250，類似于圖26的，但其中圖27中的多個(gè)字線WL1、WL2、WL3、WL4、WL5、WL6、WL7、和WL8被設(shè)置為斜線訪問(wèn)模式(該斜線訪問(wèn)模式是圖26中示出的字線配線模式的鏡像)。圖27中，每個(gè)字線被連接到來(lái)自每行和每列M(i,j)的存儲(chǔ)器單元M，其中i代表行序號(hào)，j代表列序號(hào)。例如，字線WL8被連接到存儲(chǔ)器單元M(1,1)、M(2,2)、M(3,3)、M(4,3)、M(5,5)、M(6,6)、M(7,7)、和M(8,8)。盡管圖27中沒(méi)有具體地示出，在本發(fā)明的一個(gè)實(shí)施例中，圖27中的存儲(chǔ)器陣列250的所有位線可以運(yùn)行在列方向或者行方向。如此，當(dāng)激活給定的字線時(shí)，每個(gè)位線可以被同時(shí)激活，以感測(cè)由給定的字線激活的每列中的一個(gè)比特。圖28描述了根據(jù)本發(fā)明的另一個(gè)示例實(shí)施例的、包括存儲(chǔ)器單元陣列和位移訪問(wèn)配線模式的存儲(chǔ)器陣列。更具體地，圖28描述了包括被設(shè)置為8行(R1,R2,…R8)和8列(C1,C2,…,C8)的2-D陣列的64個(gè)存儲(chǔ)器單元(M)的存儲(chǔ)器陣列260，類似于圖26和27的，但其中圖27中的多個(gè)字線WL1、WL2、WL3、WL4、WL5、WL6、WL7、和WL8被設(shè)置為列-位移訪問(wèn)模式。具體地，圖28中的字線被顯示為在列方向延伸至少兩行，并且接著被斜線地移動(dòng)到另一列(其中它們延伸至少兩行)，如此繼續(xù)。例如，字線WL1被連接到存儲(chǔ)器單元M(1,4)、M(2,4)、M(3,3)、M(4,3)、M(5,2)、M(6,2)、M(7,1)、和M(8,1)。盡管圖28中沒(méi)有具體地示出，本發(fā)明的一個(gè)實(shí)施例中，圖28中的存儲(chǔ)器陣列260的位線可以在行的方向運(yùn)行，這樣當(dāng)給定的字線被激活時(shí)，每個(gè)位線可以被激活以感測(cè)由給定的字線激活的每列中的一個(gè)比特。將被理解的是，圖23C、26、27和28中示出的訪問(wèn)配線模式時(shí)描述的實(shí)施例，并且可以實(shí)施其他訪問(wèn)配線模式。3-D存儲(chǔ)器結(jié)構(gòu)可以具有多層的不同訪問(wèn)配線結(jié)構(gòu)，例如在圖23C、26、27和28中示出的，其可以被一般地連接到一個(gè)級(jí)的存儲(chǔ)。如上所指出的，圖23C中示出的正交訪問(wèn)配線模式使得數(shù)據(jù)結(jié)構(gòu)可以在不同維度(例如，陣列的行和列)中被訪問(wèn)。圖26、27和28的隨機(jī)訪問(wèn)模式允許以支持密碼和錯(cuò)誤檢查的任意模式存儲(chǔ)數(shù)據(jù)。例如，可以使用圖26、27和28的訪問(wèn)配線模式以任意模式存儲(chǔ)數(shù)據(jù)，這樣數(shù)據(jù)以唯一模式實(shí)質(zhì)上被加密。此外，如果每個(gè)維度保持簡(jiǎn)單的對(duì)稱，可以使用不同的訪問(wèn)配線模式來(lái)執(zhí)行陣列上的健壯的錯(cuò)誤糾正。例如，如果一行和一列的對(duì)稱是壞的，那么該行和列交叉處的比特可以被確定為錯(cuò)誤的比特。在本發(fā)明的其他實(shí)施例中，3-D存儲(chǔ)器結(jié)構(gòu)可構(gòu)建為具有多層的存儲(chǔ)，其中可以在三維中存儲(chǔ)和訪問(wèn)數(shù)據(jù)。例如，圖19示意地描述了根據(jù)本發(fā)明的示例實(shí)施例的、使得能夠?qū)崿F(xiàn)多個(gè)級(jí)存儲(chǔ)上的3-D訪問(wèn)模式的3-D存儲(chǔ)器結(jié)構(gòu)。具體地，圖29描述了包括多個(gè)級(jí)的存儲(chǔ)器(例如，平面0、平面1、平面2、……)的3-D存儲(chǔ)器結(jié)構(gòu)270，其中，每個(gè)存儲(chǔ)器級(jí)包括一個(gè)級(jí)的存儲(chǔ)和至少一個(gè)2-D訪問(wèn)配線形狀。通過(guò)說(shuō)明，圖29示出了包括在給定的平面內(nèi)使用包括字線(WL0_0，WL1_0)和位線(BL0_0，BL1_0)的訪問(wèn)配線的正交模式可以訪問(wèn)的存儲(chǔ)器單元M1、M2、M3和M4的2-D陣列的第一級(jí)存儲(chǔ)器(平面0)。第二級(jí)存儲(chǔ)器(平面1)包括在給定的平面內(nèi)使用包括字線(WL0_1，WL1_1)和位線(BL0_1，BL1_1)的訪問(wèn)配線的正交模式可以訪問(wèn)的存儲(chǔ)器單元M5、M6、M7和M8的2-D陣列。此外，第三級(jí)存儲(chǔ)器(平面2)包括在給定的平面內(nèi)使用包括字線(WL0_2，WL1_2)和位線(BL0_2，BL1_2)的訪問(wèn)配線的正交模式可以訪問(wèn)的存儲(chǔ)器單元M9、M10、M11和M12的2-D陣列。此外，圖29的3-D存儲(chǔ)器結(jié)構(gòu)270包括多個(gè)垂直的字線WL0_3、WL1_3、WL2_3和WL3_3，其被連接到跨不同級(jí)存儲(chǔ)的存儲(chǔ)器單元的列。具體地，第一垂直字線WL0_3被連接到前三個(gè)平面(平面0、1、2)上的存儲(chǔ)器單元M3、M7和M11。第二垂直字線WL1_3被連接到前三個(gè)平面上的存儲(chǔ)器單元M1、M5和M9。第三垂直字線WL2_3被連接到前三個(gè)平面上的存儲(chǔ)器單元M4、M8和M12。第四垂直字線WL3_3被連接到前三個(gè)平面上的存儲(chǔ)器單元M2、M6和M10?；谶@點(diǎn)，圖29描述了3-D存儲(chǔ)結(jié)構(gòu)，其中數(shù)據(jù)可以被存儲(chǔ)在三維中的任意一個(gè)中、以及在三維中的任意一個(gè)中被訪問(wèn)。參考圖30A、30B和30C將進(jìn)一步描述這些概念。具體地，圖30A、30B和30C示意地描述了用于使用圖29的示例3-D存儲(chǔ)器結(jié)構(gòu)在多維中訪問(wèn)數(shù)據(jù)的方法。具體地，圖30A描述了用于在圖29的存儲(chǔ)器結(jié)構(gòu)270中針對(duì)固定的x值在y-z平面中訪問(wèn)數(shù)據(jù)(存儲(chǔ)器單元M1、M2、M5、M6、M9和M10)的方法。圖30B描述了用于在圖29的存儲(chǔ)器結(jié)構(gòu)270中針對(duì)固定的z值在x-y平面中訪問(wèn)數(shù)據(jù)(存儲(chǔ)器單元M5、M6、M7和M8)的方法。圖30C描述了用于在圖29的存儲(chǔ)器結(jié)構(gòu)270中針對(duì)固定的y值在x-z平面中訪問(wèn)數(shù)據(jù)(存儲(chǔ)器單元M1,M3,M5,M7,M9和M11)的方法。圖29的3-D結(jié)構(gòu)支持用于移動(dòng)數(shù)據(jù)的新的原始操作的使用。例如，在任意維度中，作為一個(gè)原始操作，一層的數(shù)據(jù)可以被移動(dòng)到正交的維度中。作為示例，圖30B中，作為一個(gè)原始操作，針對(duì)固定的z值的x-y平面的數(shù)據(jù)可以被移動(dòng)到針對(duì)另一個(gè)值的另一個(gè)x-y平面的存儲(chǔ)器位置。本發(fā)明的其他實(shí)施例中，一個(gè)原始操作可以被定義為轉(zhuǎn)置(互換)兩個(gè)平行的平面的數(shù)據(jù)操作。圖30A、30B和30C中示出的多個(gè)水平和垂直的線被描述為具有雙箭頭，取決于實(shí)施的配線架構(gòu)，這樣這些線一般地代表了字線和/或位線。將被理解的是，圖29(以及圖30A、30B和30C)中示出的每個(gè)存儲(chǔ)器單元可以表達(dá)單個(gè)比特、字節(jié)、字、緩存線、或任意其他的數(shù)據(jù)量。將被進(jìn)一步理解的是，為了便于描述，圖29中示出的每個(gè)2-D存儲(chǔ)器平面(平面0、平面1、平面2)為具有4個(gè)存儲(chǔ)器單元和2個(gè)字線和位線，但是每個(gè)存儲(chǔ)器平面可以具有更多的處理器單元、字線和位線。此外，圖29中僅示出了3個(gè)2-D平面的存儲(chǔ)器，3-D存儲(chǔ)器結(jié)構(gòu)可以被構(gòu)建為具有或者2個(gè)級(jí)的2-D存儲(chǔ)、或者4個(gè)或更多級(jí)的2-D存儲(chǔ)，其中每個(gè)級(jí)的存儲(chǔ)具有與其相關(guān)的訪問(wèn)配線模式。實(shí)際上，圖29示出了與每個(gè)2-D級(jí)的存儲(chǔ)相關(guān)的訪問(wèn)配線結(jié)構(gòu)，存儲(chǔ)器平面(平面0、平面1、平面2)中的一個(gè)或多個(gè)可以具有與其相關(guān)的兩個(gè)或更多的訪問(wèn)配線模式，這樣可以以不同配線形狀訪問(wèn)給定存儲(chǔ)器平面的2-D陣列數(shù)據(jù)，如上面圖23C中所描述的。將被進(jìn)一步理解的是，如上所介紹的，圖29中示出的3-D存儲(chǔ)器結(jié)構(gòu)270的每個(gè)級(jí)(平面)的存儲(chǔ)器可以被實(shí)施為物理級(jí)的存儲(chǔ)器或者概念級(jí)的存儲(chǔ)器。例如，在本發(fā)明的一個(gè)實(shí)施例中，3-D存儲(chǔ)器結(jié)構(gòu)270可以被實(shí)施在單個(gè)基底或芯片上，其中在單個(gè)基底或芯片上形成所有的存儲(chǔ)器電路組件(訪問(wèn)晶體管、存儲(chǔ)元件、驅(qū)動(dòng)、感測(cè)放大器等)，并且其中所有的配線將被制造為單個(gè)芯片的BEOL結(jié)構(gòu)的一部分。這個(gè)實(shí)施例中，3-D存儲(chǔ)器的所有存儲(chǔ)比特將被部署在單個(gè)2-D平面中，但是訪問(wèn)配線結(jié)構(gòu)將被設(shè)計(jì)來(lái)連接存儲(chǔ)器單元的存儲(chǔ)比特，以這種方式，將創(chuàng)造如圖29中概念地示出的虛擬3-D存儲(chǔ)器結(jié)構(gòu)。本發(fā)明的另一個(gè)實(shí)施例中，為了獲取增強(qiáng)的存儲(chǔ)密度，圖29中示出的3-D存儲(chǔ)器結(jié)構(gòu)270中的每個(gè)級(jí)(平面)的存儲(chǔ)器被形成在獨(dú)立的基底或芯片上，其中不同的基底/芯片被彼此堆疊以形成物理的3-D堆疊的存儲(chǔ)器結(jié)構(gòu)。這個(gè)實(shí)施例中，每個(gè)基底/芯片將具有存儲(chǔ)元件、訪問(wèn)設(shè)備和與給定別的存儲(chǔ)器相關(guān)的訪問(wèn)配線結(jié)構(gòu)，其中貫穿不同基底/芯片比特而形成的的垂直貫穿過(guò)孔連接，創(chuàng)造用于訪問(wèn)跨不同物理級(jí)存儲(chǔ)器的存儲(chǔ)器單元的垂直訪問(wèn)配線(例如字線)。作為示例，本發(fā)明的一個(gè)實(shí)施例中，利用使用圖29的結(jié)構(gòu)的多物理級(jí)的緩存存儲(chǔ)器，可以分別創(chuàng)建如圖9C中示出的第一和第二處理器90A和90B之間的聯(lián)合的L2和L3緩存。本發(fā)明的其他實(shí)施例中，圖29中示出的3-D存儲(chǔ)器結(jié)構(gòu)270可以制造為概念和物理級(jí)的存儲(chǔ)器的組合。例如，假設(shè)4級(jí)存儲(chǔ)器結(jié)構(gòu)，4級(jí)存儲(chǔ)器的2個(gè)可以被創(chuàng)建在第一基底上作為第一和第二概念的存儲(chǔ)器級(jí)，其余2個(gè)級(jí)的存儲(chǔ)器可以制造在獨(dú)立的第二基底上作為第三和第四概念的存儲(chǔ)器級(jí)。第一和第二基底(每個(gè)具有兩個(gè)概念級(jí)的存儲(chǔ)器)可以被彼此堆疊以形成具有4級(jí)存儲(chǔ)器的3-D堆疊的結(jié)構(gòu)。如上參考圖23C和24所描述的，例如，2-D陣列(數(shù)據(jù)結(jié)構(gòu))可以被存儲(chǔ)在具有一個(gè)級(jí)(該一個(gè)級(jí)具有兩個(gè)不同的訪問(wèn)配線模式)的存儲(chǔ)器的存儲(chǔ)器結(jié)構(gòu)中，這樣可以使用一個(gè)原始操作訪問(wèn)2-D陣列的整個(gè)行或整個(gè)列。本發(fā)明的其他實(shí)施例中，2-D數(shù)據(jù)陣列結(jié)構(gòu)可以被存儲(chǔ)在具有一個(gè)級(jí)的存儲(chǔ)器和一個(gè)訪問(wèn)配線模式的標(biāo)準(zhǔn)存儲(chǔ)器結(jié)構(gòu)中，這樣在一個(gè)操作中可以訪問(wèn)整個(gè)行或列。例如，圖31描述了根據(jù)本發(fā)明示例實(shí)施例的用于在存儲(chǔ)器中存儲(chǔ)2-D數(shù)據(jù)陣列的方法，該方法使得能夠?qū)崿F(xiàn)一個(gè)操作中對(duì)行和列的訪問(wèn)。圖31示意地描述了包括設(shè)置在4行(R0,R1,R2和R3)和4列(C0,C1,C2和C3)中的存儲(chǔ)器單元的2-D陣列的存儲(chǔ)器陣列280，其中存儲(chǔ)器單元可以由包括4個(gè)字線(WL0,WL1,WL2,WL3)和4個(gè)位線(BL0,BL1,BL2,BL3)的訪問(wèn)配線結(jié)構(gòu)所訪問(wèn)。圖31的存儲(chǔ)器陣列280被描述為存儲(chǔ)包括數(shù)據(jù)元件A(i,j)的4x4數(shù)據(jù)陣列結(jié)構(gòu)，其中i代表行序號(hào)，j代表列序號(hào)。與圖24中示出的存儲(chǔ)器塊A的數(shù)據(jù)存儲(chǔ)安排形成對(duì)比，圖31中示出的數(shù)據(jù)陣列結(jié)構(gòu)的行和列被存儲(chǔ)在變換的安排中，這樣一個(gè)行的所有元件被存儲(chǔ)在不同的列中，并且規(guī)定列的所有元件被存儲(chǔ)在不同行中。具體地，通過(guò)以其行數(shù)目偏移每行的列，數(shù)據(jù)陣列結(jié)構(gòu)的元件A(i,j)可以被存儲(chǔ)在存儲(chǔ)器單元中，這樣數(shù)據(jù)由行和列同時(shí)偏斜。例如，圖31中，存儲(chǔ)器280的第0行(R0)包括存儲(chǔ)在標(biāo)準(zhǔn)位置的第一行的數(shù)據(jù)結(jié)構(gòu)(A11、A12、A13和A14)。然而，第二行的數(shù)據(jù)結(jié)構(gòu)(A21、A22、A23和A24)，以數(shù)據(jù)元件向右移動(dòng)1位，被存儲(chǔ)在存儲(chǔ)器280的第1行(R1)。此外，第三行的數(shù)據(jù)結(jié)構(gòu)(A31、A32、A33、A34)，以數(shù)據(jù)元件向右移動(dòng)2位，被存儲(chǔ)在存儲(chǔ)器280的第2行(R2)，并且第四行的數(shù)據(jù)結(jié)構(gòu)(A41、A42、A43、A44)，以數(shù)據(jù)元件向右移動(dòng)3位，被存儲(chǔ)在存儲(chǔ)器280的第3行(R3)?；谶@點(diǎn)，數(shù)據(jù)結(jié)構(gòu)A的每行和每列在存儲(chǔ)器陣列280的不同行和列中。這允許單個(gè)操作中獲取任意行和任意列。例如，通過(guò)激活字線WL0，并且接著激活每個(gè)位線BL0、BL1、BL2和BL3以在一個(gè)操作中讀出數(shù)據(jù)陣列結(jié)構(gòu)A的第一行RA1中的每個(gè)元件(A11、A12、A13、A14)，可以訪問(wèn)數(shù)據(jù)結(jié)構(gòu)A的第一行RA1(元件A11、A12、A13、A14)。此外，通過(guò)激活每個(gè)字線WL0～WL3，接著激活每個(gè)位線BL0～BL3以在一個(gè)操作中讀出數(shù)據(jù)陣列結(jié)構(gòu)A的第一列CA1的每個(gè)元件(A11、A21、A31、A41)，可以訪問(wèn)數(shù)據(jù)陣列結(jié)構(gòu)A的第一列CA1(元件A11、A21、A31、A41)(如由陰影線282所示出的)。以類似的方式，可以從存儲(chǔ)器280讀出數(shù)據(jù)陣列結(jié)構(gòu)的第二、第三和第四行和列，但是，輪轉(zhuǎn)方法284被用來(lái)將比特向左移動(dòng)一定數(shù)目的位置，如按適當(dāng)順序放置比特所需要的。例如，當(dāng)數(shù)據(jù)陣列結(jié)構(gòu)的第二行被讀出時(shí)，位線BL0、BL1、BL2和BL3上的數(shù)據(jù)元件將會(huì)是A24、A21、A22和A23的順序。將會(huì)實(shí)施1比特位置的右移操作，以將數(shù)據(jù)元件放置為適當(dāng)?shù)奈恢?，即，A21、A22、A23和A24。本發(fā)明的另一個(gè)實(shí)施例中，上面參考圖31論述的示例存儲(chǔ)方法可以被擴(kuò)展到3-D應(yīng)用，例如圖32中示出的。圖32示意地描述了根據(jù)本發(fā)明的示例實(shí)施例的、用于將3-D數(shù)據(jù)陣列存儲(chǔ)在3-D存儲(chǔ)器結(jié)構(gòu)中的方法。圖32描述了包括4x4x4矩陣的存儲(chǔ)器元件的立方體結(jié)構(gòu)。例如，該立方體結(jié)構(gòu)代表具有圖29中描述的架構(gòu)的3-D存儲(chǔ)器結(jié)構(gòu)。這一實(shí)施例中，通過(guò)偏移每個(gè)4x42-D平面中的行和列，以及在垂直的(堆疊的)方向，3-D陣列的數(shù)據(jù)可以被存儲(chǔ)在3-D存儲(chǔ)器。圖32中，存儲(chǔ)器結(jié)構(gòu)290的每個(gè)立方體的數(shù)目(1、2、3、4)代表給定2-D陣列的給定行的數(shù)據(jù)元件的比特距離，以及給定2-D陣列中給定行的相關(guān)列數(shù)目。圖32的存儲(chǔ)器設(shè)置將允許3-D存儲(chǔ)器系統(tǒng)中的任意4x4(2-D)平面保持4x4x4(3-D)數(shù)據(jù)結(jié)構(gòu)的任意2-D切片，這樣可以在一個(gè)操作中訪問(wèn)每個(gè)2-D數(shù)據(jù)切片的數(shù)據(jù)元件。其他的實(shí)施例中，通過(guò)將維度中的一個(gè)存儲(chǔ)在平面上，2-D數(shù)據(jù)可以被映射到3-D存儲(chǔ)器結(jié)構(gòu)上。例如，通過(guò)將4x16陣列分割為兩個(gè)4x4部分，并且將每個(gè)4x4部分存儲(chǔ)在3-D存儲(chǔ)器結(jié)構(gòu)的獨(dú)立平面中，可以將4x162-D矩陣存儲(chǔ)在圖32的3-D存儲(chǔ)器中。此外，假設(shè)3-D存儲(chǔ)器被構(gòu)建為具有多個(gè)級(jí)的64X256存儲(chǔ)器，通過(guò)將第一個(gè)256維度劃分為4個(gè)獨(dú)立的部分(例如，形成4個(gè)64x256部分)，并且將4個(gè)部分中的每個(gè)存儲(chǔ)在3-D存儲(chǔ)器的4個(gè)不同級(jí)的64x256上，可以將256x2562-D陣列的數(shù)據(jù)存儲(chǔ)在3-D存儲(chǔ)器系統(tǒng)中。本發(fā)明的其他實(shí)施例包括用于實(shí)施使用多芯片系統(tǒng)的3-D計(jì)算機(jī)處理器系統(tǒng)的結(jié)構(gòu)和方法。例如，圖33是本發(fā)明的實(shí)施例可以被應(yīng)用到的多芯片系統(tǒng)的側(cè)示圖。具體地，圖33示出了包括封裝基底310的多芯片系統(tǒng)300，使用表面安裝結(jié)構(gòu)330(例如球狀網(wǎng)格陣列結(jié)構(gòu))安裝在基底310上的3-D計(jì)算堆疊320，以及安裝在計(jì)算堆疊320上的冷卻板340。計(jì)算堆疊320包括多個(gè)堆疊的層，包括一個(gè)或多個(gè)處理器核心層321、互聯(lián)和輸入/輸出配線層322、L3緩存存儲(chǔ)器層323、多個(gè)L4緩存存儲(chǔ)器層324、可選層325、功率轉(zhuǎn)換器層326。每個(gè)層321、322、323、324、325、和326分別包括具有前側(cè)(活躍)表面的半導(dǎo)體芯片321A、322A、323A、324A、325A和326A，以及與活躍表面相對(duì)的背側(cè)(不活躍)表面。功率轉(zhuǎn)換器層326包括用于將由封裝基底310傳送的高壓功率(例如10V)轉(zhuǎn)換為提供給多個(gè)層的活躍電路的低壓功率(例如1V)的電路。功率轉(zhuǎn)換器層326可以包括其他電路和電路組件，例如用于實(shí)施其他標(biāo)準(zhǔn)功能的電容器和加速器電路。例如加速器是執(zhí)行特定功能的ASIC硬件引擎。功率轉(zhuǎn)換器層326的背側(cè)被經(jīng)由表面安裝結(jié)構(gòu)330連接到封裝基底310?？蛇x層325可以包括空閑的存儲(chǔ)器或其他特征。L4緩存存儲(chǔ)器層324包括互相面到背地安裝在一起的多個(gè)存儲(chǔ)器層(L1、L2、L3和L4)。L3緩存存儲(chǔ)器層323被背側(cè)地安裝到L4緩存存儲(chǔ)器堆疊324的第一層L1的面上。L3緩存存儲(chǔ)器層323的活躍表面323A可以進(jìn)一步包括用于控制多個(gè)L4緩存存儲(chǔ)器層324的驅(qū)動(dòng)和控制電路。在一個(gè)實(shí)施例中，處理器核心層326包括多個(gè)處理器芯片，其中每個(gè)處理器芯片可以包括一個(gè)或多個(gè)處理器。例如，可以使用上面參考圖13、14、15和16所描述的技術(shù)來(lái)連接處理器芯片?；ヂ?lián)和輸入/輸出配線層322包括將處理器核心層321的每個(gè)彼此連接的配線，其中，互聯(lián)和輸入/輸出配線層包括多個(gè)輸入/輸出端口，其中多個(gè)處理器核心層321被通用地連接并且分享該多個(gè)輸入/輸出端口。圖33的示例實(shí)施例中，處理器核心層321的堆疊中的較低處理器核心層被顯示為面對(duì)面地與互聯(lián)和輸入/輸出配線層322通過(guò)互聯(lián)陣列327(例如焊料球)安裝在一起?；ヂ?lián)和輸入/輸出配線層322包括配線網(wǎng)絡(luò)以將每個(gè)本地存儲(chǔ)器層(即，存儲(chǔ)器層323和324)連接在一起，以創(chuàng)建存儲(chǔ)系統(tǒng)。例如，使用上面參考圖9A、9B、9C、22到32所描述的一個(gè)或多個(gè)技術(shù)，多個(gè)存儲(chǔ)器層可以被相互連接和控制。此外，互聯(lián)和輸入/輸出配線層322包括配線網(wǎng)絡(luò)，以將處理器核心層321的堆疊的通用地共享的輸入/輸出端口，連接到由互聯(lián)的存儲(chǔ)器層323和324形成的聚合的存儲(chǔ)系統(tǒng)。此外，全局互聯(lián)總線，其包括貫穿存儲(chǔ)器層323、324和功率轉(zhuǎn)換器層326形成的垂直配線和互聯(lián)，被形成以將互聯(lián)和輸入/輸出配線層322連接到在封裝基底上形成的配線(經(jīng)由表面安裝結(jié)構(gòu)330)。盡管圖33描述了一個(gè)計(jì)算堆疊320，多個(gè)計(jì)算堆疊可以被安裝在仿真基底上以形成多處理器計(jì)算系統(tǒng)。例如，圖34是本發(fā)明的實(shí)施例可以被應(yīng)用到的3-D計(jì)算機(jī)處理器系統(tǒng)的高層視圖。具體地，圖34描述了具有安裝在通用基底410上的、并由熱連接到計(jì)算堆疊320的上表面的通用冷卻板結(jié)構(gòu)來(lái)冷卻的多個(gè)計(jì)算堆疊420的3-D多處理器計(jì)算系統(tǒng)400。圖34中示出的計(jì)算堆疊420可以具有與圖33中示出的計(jì)算堆疊320相同或類似的結(jié)構(gòu)。封裝基底410包括形成電配線(電配線提供多個(gè)計(jì)算堆疊420之間的全部到全部的連接)的多個(gè)電互聯(lián)和跡線。冷卻板440可以是支持液體冷卻的結(jié)構(gòu)，或者是支持空氣冷卻的熱散布板。圖34的實(shí)施例中，因?yàn)槎喾N原因，使用通用冷卻板440來(lái)冷卻每個(gè)計(jì)算堆疊420可能是有問(wèn)題的。例如，因?yàn)楸绢I(lǐng)域技術(shù)人員所理解的原因，對(duì)采用的冷卻技術(shù)(例如，液體冷卻，空氣冷卻)的依賴，通用冷卻板440可能不能充分地提供充足的熱冷卻給位于冷卻板440的不同位置的不同計(jì)算堆疊420。此外，隨著冷卻板440擴(kuò)展和收縮(緣于其熱膨漲系數(shù))，不同的壓力和應(yīng)變可能被施加到冷卻板440和位于冷卻板440的不同區(qū)域(地區(qū))計(jì)算堆疊420的上表面的熱接口，這是難以控制的。例如，冷卻板440的表面相對(duì)于給定計(jì)算堆疊420的表面之間的位移大于位于離冷卻板的中心更遠(yuǎn)位置的那些計(jì)算堆疊420，這引起對(duì)冷卻板440和位于更接近冷卻板440外部邊界位置的計(jì)算堆疊420之間的熱接口的更大的應(yīng)力和可能的損害。此外，具有圖34的3-D計(jì)算系統(tǒng)400，因?yàn)閷⑺杏?jì)算堆疊420連接在一起所需要的多個(gè)級(jí)的配線結(jié)構(gòu)，封裝基底410的制作將更昂貴和復(fù)雜。實(shí)際上，取決于形成系統(tǒng)的計(jì)算堆疊420的數(shù)目，以及使用的具體的配線網(wǎng)絡(luò)結(jié)構(gòu)，封裝基底410可以具有100或更多級(jí)的配線，其制造可能是非常昂貴。本發(fā)明的其他實(shí)施例中，通過(guò)構(gòu)建包括聚合結(jié)構(gòu)(聚合結(jié)構(gòu)組合了多個(gè)本地功率和冷卻層、以及連接聚合的結(jié)構(gòu)中的多芯片系統(tǒng)的全局互聯(lián)結(jié)構(gòu))中的多個(gè)多芯片系統(tǒng)的3-D計(jì)算機(jī)處理器系統(tǒng)，消除了與通用冷卻板440和具有復(fù)雜配線的封裝基底相關(guān)的問(wèn)題。例如，圖35、36、37、38和39示意地描述了包括多個(gè)多芯片系統(tǒng)的3-D計(jì)算機(jī)處理器系統(tǒng)的實(shí)施例。圖35是根據(jù)本發(fā)明的實(shí)施例的多芯片系統(tǒng)的側(cè)視圖。圖36描述了根據(jù)本發(fā)明的實(shí)施例的3-D計(jì)算機(jī)處理器系統(tǒng)，該3-D計(jì)算機(jī)處理器系統(tǒng)通過(guò)聯(lián)合多個(gè)如圖35中示出的多芯片系統(tǒng)而創(chuàng)建。具體地，圖35描述了包括本地功率轉(zhuǎn)換器層510、多個(gè)m存儲(chǔ)器層520、本地互聯(lián)和輸入/輸出配線層530、多個(gè)處理器核心層540、以及本地冷卻層550的多芯片系統(tǒng)500。本地冷卻層550包括本地入口552和本地出口554。本地功率轉(zhuǎn)換器層510包括本地供電512和本地接地連接514。多芯片系統(tǒng)500進(jìn)一步包括貫穿連接到本地互聯(lián)和輸入/輸出配線結(jié)構(gòu)530的堆疊的結(jié)構(gòu)的全局總線560。多芯片系統(tǒng)500的多個(gè)層510、520、530、540和550在結(jié)構(gòu)和功能上類似于圖33中示出的多芯片系統(tǒng)300的類似對(duì)應(yīng)的層326、324/323、322、321和340。然而，圖35中示出的多芯片系統(tǒng)500提供了用于3-D計(jì)算機(jī)處理器系統(tǒng)(該3-D計(jì)算機(jī)處理器系統(tǒng)通過(guò)物理地聚合和聯(lián)合多個(gè)如圖35中示出的多芯片系統(tǒng)而構(gòu)建)的建造塊。圖36示意地描述了根據(jù)本發(fā)明實(shí)施例的3-D計(jì)算機(jī)處理器系統(tǒng)600，其通過(guò)在一個(gè)垂直的結(jié)構(gòu)中堆疊多個(gè)多芯片系統(tǒng)(例如圖35中示出的多芯片系統(tǒng)500)而形成。具體地，圖36示出了包括垂直地堆疊在彼此之上的10個(gè)多芯片系統(tǒng)(500_1、500_2、…、500_10)的3-D計(jì)算機(jī)處理器系統(tǒng)600。系統(tǒng)600包括連接到每個(gè)多芯片系統(tǒng)(500_1、500_2、…、500_10)的每個(gè)本地電源功率轉(zhuǎn)換器層510的全局供電結(jié)構(gòu)610，以及連接到每個(gè)多芯片系統(tǒng)(500_1、500_2、…、500_10)的本地冷卻層550的本地入口和出口的的全局冷卻劑系統(tǒng)650。這一實(shí)施例中，憑借每個(gè)多芯片系統(tǒng)500的獨(dú)立的本地冷卻系統(tǒng)550，3-D計(jì)算機(jī)處理器系統(tǒng)600中全部聚合了冷卻系統(tǒng)。這一結(jié)構(gòu)消除了與如圖34中示出的通用冷卻板440相關(guān)的需求和問(wèn)題。圖37示意地描述了根據(jù)本發(fā)明的實(shí)施例的、用于將全局總線連接到3-D計(jì)算機(jī)處理器系統(tǒng)的每個(gè)多芯片系統(tǒng)的技術(shù)。具體地，圖37示出了3-D計(jì)算機(jī)處理器系統(tǒng)700，3-D計(jì)算機(jī)處理器系統(tǒng)700包括多個(gè)多芯片系統(tǒng)(701、702、703、704、705、706、707、708、709和710)、以及連接3-D計(jì)算機(jī)處理器系統(tǒng)700中的多芯片系統(tǒng)的全局互聯(lián)結(jié)構(gòu)760。為了便于描述，圖37中全局總線760被一般地描述為連接3-D計(jì)算機(jī)處理器系統(tǒng)700中的每個(gè)多芯片系統(tǒng)(701、702、703、704、705、706、707、708、709和710)的共享的總線。實(shí)施例中，全局總線760可以是電總線，由貫穿形成多芯片系統(tǒng)(701、702、703、704、705、706、707、708、709和710)的多個(gè)芯片層中的每個(gè)的配線和互聯(lián)形成。例如，圖35中示出的總線元件560代表了圖37的全局總線760的一部分，該部分貫穿每個(gè)多芯片系統(tǒng)500的本地芯片層并且連接到每個(gè)多芯片系統(tǒng)的本地互聯(lián)和輸入/輸出配線層530。圖37中示出的全局總線760被連接到形成3-D計(jì)算機(jī)處理器系統(tǒng)700的每個(gè)多芯片系統(tǒng)(701、702、703、704、705、706、707、708、709和710)的本地互聯(lián)和輸入/輸出配線層。如上所論述的，在給定多芯片系統(tǒng)中，給定多芯片系統(tǒng)中的本地互聯(lián)和輸入/輸出配線層將所有的處理器核心層彼此連接，將所有的存儲(chǔ)器層520彼此連接，并且將所有的本地處理器核心和存儲(chǔ)器層彼此連接。全局總線760使得能夠?qū)崿F(xiàn)3-D計(jì)算機(jī)處理器系統(tǒng)700中的每個(gè)多芯片系統(tǒng)(701、702、703、704、705、706、707、708、709和710)之間的點(diǎn)到點(diǎn)通信。全局總線760消除了對(duì)封裝基底410提供的(以連接圖34中示出的3-D計(jì)算機(jī)處理器系統(tǒng)400中的每個(gè)多芯片系統(tǒng)420)配線結(jié)構(gòu)的需求。這一實(shí)施例中，假設(shè)系統(tǒng)700中每個(gè)層是100微米厚，3-D系統(tǒng)700中的100層將會(huì)是1cm左右厚度，3-D計(jì)算機(jī)處理器系統(tǒng)700的最外側(cè)多芯片系統(tǒng)701和710之間配線的全局總線760的全部長(zhǎng)度將不再是問(wèn)題。本發(fā)明的另一個(gè)實(shí)施例中，全局總線760可以由使用激光通信的光纖系統(tǒng)形成。這一實(shí)施例中，通過(guò)向3-D計(jì)算機(jī)處理器系統(tǒng)700中的每個(gè)多芯片(701、702、703、704、705、706、707、708、709和710)分配不同通信信號(hào)波長(zhǎng)(顏色)，可以實(shí)現(xiàn)共享的光纖總線上點(diǎn)到點(diǎn)通信。例如，基礎(chǔ)波長(zhǎng)可以被分配給第一多芯片系統(tǒng)701，并且接著每個(gè)剩余的多芯片系統(tǒng)(702、703、704、705、706、707、708、709和710)可以被分配一個(gè)遞增地更大(或更小)的激光的波長(zhǎng)。光纖系統(tǒng)將允許多芯片系統(tǒng)(701、702、703、704、705、706、707、708、709和710)在共享的總線760上傳送信息給其他多芯片系統(tǒng)，而不需要等待共享總線760的控制，如全局總線760被電地實(shí)施時(shí)將被需要的。例如，全局總線760是否光地或電地實(shí)施，一致性方案將被實(shí)施以控制和協(xié)調(diào)共享的全局總線760上的點(diǎn)到點(diǎn)通信。圖38描述了根據(jù)本發(fā)明另一個(gè)實(shí)施例的3-D計(jì)算機(jī)處理器系統(tǒng)。具體地，圖38示出了包括多個(gè)多芯片系統(tǒng)820的3-D計(jì)算機(jī)處理器系統(tǒng)800。如上面所描述的，多芯片系統(tǒng)820包括聯(lián)合在一起的多個(gè)層826，其中層826包括處理器芯片、存儲(chǔ)器芯片、本地互聯(lián)和輸入/輸出配線層等。多芯片系統(tǒng)820中的一些可以僅包括處理器芯片、僅包括存儲(chǔ)器芯片、或者它們的組合。多芯片系統(tǒng)820進(jìn)一步包括本地功率轉(zhuǎn)換器層822和本地冷卻層824。如上面其他實(shí)施例中所論述的，本地冷卻層824具有連接到全局冷卻劑系統(tǒng)830的入口和出口。3-D計(jì)算機(jī)處理器系統(tǒng)800進(jìn)一步包括基底810，多個(gè)多芯片系統(tǒng)820被安裝在其上。具體地，多芯片系統(tǒng)820的多個(gè)芯片和層可以被邊緣地安裝到基底810上。一個(gè)實(shí)施例中，基底810包括配線和組件以提供用于將全局功率提供給每個(gè)本地功率轉(zhuǎn)換層822的功率分發(fā)網(wǎng)絡(luò)，以及實(shí)施被邊緣地連接到多芯片系統(tǒng)820的本地互聯(lián)和輸入/輸出配線層的全局電總線的配線。另一個(gè)實(shí)施例中，基底810包括配線和組件以實(shí)現(xiàn)功率分發(fā)網(wǎng)絡(luò)，同時(shí)使用在聚合的多芯片系統(tǒng)820的多個(gè)層中形成的配線和互聯(lián)來(lái)構(gòu)建全局互聯(lián)網(wǎng)絡(luò)，縱向地從一端延伸到一端貫穿多芯片系統(tǒng)820。圖39描述了根據(jù)另一個(gè)實(shí)施例的3-D計(jì)算機(jī)處理器系統(tǒng)。具體地，類似于圖38，圖39示出了包括邊緣安裝在基底910上的多個(gè)多芯片系統(tǒng)920的3-D計(jì)算機(jī)處理器系統(tǒng)900。如上所描述的，多芯片系統(tǒng)920包括被聯(lián)合在一起的多個(gè)層926，其中層926包括處理器芯片、存儲(chǔ)器芯片、本地互聯(lián)和輸入/輸出配線層等。一些多芯片系統(tǒng)可以可以僅包括處理器芯片、僅包括存儲(chǔ)器芯片、或者它們的組合。多芯片系統(tǒng)920進(jìn)一步包括本地功率轉(zhuǎn)換器層922。3-D計(jì)算機(jī)處理器系統(tǒng)900的基底910包括配線和組件以提供用于將全局功率提供給每個(gè)本地功率轉(zhuǎn)換層922的功率分發(fā)網(wǎng)絡(luò)，以及實(shí)施被邊緣地連接到多芯片系統(tǒng)920的本地互聯(lián)和輸入/輸出配線層的全局電總線的配線。此外，圖39的3-D計(jì)算機(jī)處理器系統(tǒng)900中，多芯片系統(tǒng)920被邊緣安裝到基底910，具有設(shè)置在相鄰多芯片系統(tǒng)之間的空間932。抑制層930被連接到多芯片系統(tǒng)920的多個(gè)層的上表面以提供機(jī)械穩(wěn)定性，以及提供由空間932提供的封閉空腔，通過(guò)該空腔受壓的空氣或冷卻劑可以流動(dòng)以提供用于多芯片系統(tǒng)920的冷卻。如下面參考圖40、41、42、43、44和45所論述的，本發(fā)明的其他實(shí)施例中，三維計(jì)算機(jī)處理器系統(tǒng)被構(gòu)建為具有多個(gè)層的聯(lián)合的芯片，其中至少一個(gè)芯片層具有用于其他層(例如，處理器核心層、存儲(chǔ)器層等)上的功能電路的掃描監(jiān)測(cè)的電路，并且其支持動(dòng)態(tài)檢查點(diǎn)(checkpointing)、快速上下文轉(zhuǎn)換和系統(tǒng)狀態(tài)的快速恢復(fù)。以半導(dǎo)體技術(shù)的技術(shù)狀態(tài)，大規(guī)模集成電路典型地被構(gòu)建用于DFT(可測(cè)試設(shè)計(jì))應(yīng)用，其中，集成電路被設(shè)計(jì)為具有掃描監(jiān)測(cè)電路，該掃描監(jiān)測(cè)電路用于在芯片制造期間測(cè)試集成電路的內(nèi)部錯(cuò)誤情況。掃描監(jiān)測(cè)電路典型地包括掃描鏈和/或掃描環(huán)，該掃描鏈和/或掃描環(huán)通過(guò)將多個(gè)掃描單元順序地連接在一起，并且控制掃描鏈和/或掃描環(huán)訪問(wèn)集成電路的內(nèi)部節(jié)點(diǎn)狀態(tài)而形成。使用一系列的鎖存器或觸發(fā)器(例如，可掃描的觸發(fā)器，例如掃描使能的D觸發(fā)器)，可以實(shí)現(xiàn)掃描單元。一般地，在測(cè)試過(guò)程期間，使用掃描鏈和/或掃描環(huán)來(lái)建立和讀回測(cè)試下的集成電路的多個(gè)塊中的具體狀態(tài)，用于執(zhí)行功能測(cè)試的目的以確定集成電路設(shè)計(jì)的給定部分是否正確地運(yùn)作。掃描單元(例如，可掃描的觸發(fā)器)被配置為在兩個(gè)輸入(數(shù)據(jù)輸入(D)和掃描輸入(SI))中選擇。掃描階段期間，通過(guò)使得掃描單元的掃描輸入(SI)轉(zhuǎn)移到掃描單元的掃描輸入處的測(cè)試模式，并且將該測(cè)試模式應(yīng)用到集成電路的組合的邏輯塊的輸入，給定掃描鏈的掃描單元被配置為形成串行移位寄存器。跟隨著掃描階段，通過(guò)使能掃描單元的數(shù)據(jù)(D)輸入，掃描獲取階段被執(zhí)行，以獲取響應(yīng)于測(cè)試模式從組合的邏輯塊輸出的數(shù)據(jù)。因此，掃描單元的掃描輸入(SI)被再次使能以移出由掃描單元獲取的輸出數(shù)據(jù)?；谶@點(diǎn)，集成電路的掃描測(cè)試在兩個(gè)重復(fù)階段中執(zhí)行，也就是，掃描移位階段，其中掃描鏈的掃描單元被配置為串行移位寄存器用于各個(gè)輸入和輸出掃描數(shù)據(jù)的移入和移出；以及掃描獲取階段，其中掃描鏈的掃描單元獲取從集成電路的組合邏輯塊輸出的數(shù)據(jù)。獲取的數(shù)據(jù)被移出和以期待的模式比較以確定組合的邏輯塊是否如期望地運(yùn)行。掃描鏈典型地包括非常長(zhǎng)的比特序列。如此，將完整的一組掃描測(cè)試模式輸入到芯片和從芯片輸出掃描結(jié)果的過(guò)程將要求大量的時(shí)間，這限制了集成電路的部分可以被測(cè)試的速度。一個(gè)避免這樣的掃描鏈I/O限制的方法是，構(gòu)建具有可以在集成電路自身中快速產(chǎn)生、運(yùn)行、和檢查測(cè)試模式的內(nèi)建自測(cè)試(built-in-self-test，BIST)模塊的集成電路。然而，BIST模塊可以占據(jù)芯片上的相對(duì)較大量的區(qū)域，其在芯片的正常運(yùn)行期間是沒(méi)有用的。此外，為了實(shí)施掃描鏈，集成電路需要包括額外的配線通路和額外的鎖存器/觸發(fā)器，這是用于將芯片的鎖存器/觸發(fā)器連接到掃描鏈所需要的，以及額外的用于支持掃描測(cè)試操作的邏輯。連接掃描單元和形成掃描鏈、提供掃描鏈比特的I/O路由、以及提供用于掃描鏈時(shí)鐘信號(hào)的路由所需要的額外的配線，可以占據(jù)芯片的明顯的路由資源，并且因此導(dǎo)致芯片區(qū)域消耗和電路通路時(shí)延的過(guò)分增長(zhǎng)。本發(fā)明的實(shí)施例包括具有被聯(lián)合在堆疊結(jié)構(gòu)中的多層芯片的3-D處理系統(tǒng)，其中一個(gè)或多個(gè)測(cè)試芯片層被構(gòu)建，以具體地或主要地包含測(cè)試結(jié)構(gòu)，例如BIST模塊、掃描配線、測(cè)試I/O配線、以及掃描控制功能和邏輯電路，以支持和執(zhí)行一個(gè)或多個(gè)其他芯片層(例如，處理器層、存儲(chǔ)器層、其他功能芯片層等)的功能電路的掃描測(cè)試。一個(gè)實(shí)施例中，測(cè)試芯片層是永久固定裝置，其被包括在被銷售給客戶的3-D半導(dǎo)體產(chǎn)品中。另一個(gè)實(shí)施例中，測(cè)試芯片層是臨時(shí)組件，其被用于測(cè)試3-D半導(dǎo)體設(shè)備的其他芯片層的功能電路，并且在銷售終端產(chǎn)品給客戶之前被移除。如下將進(jìn)一步詳細(xì)的描述的，其他實(shí)施例中，測(cè)試層永久地作為最終產(chǎn)品的一部分的系統(tǒng)中，測(cè)試層可以被構(gòu)建為進(jìn)一步包括控制電路，以從一個(gè)或多個(gè)功能芯片層獲取狀態(tài)數(shù)據(jù)，并且存儲(chǔ)一個(gè)或多個(gè)功能芯片層的狀態(tài)數(shù)據(jù)以提供系統(tǒng)狀態(tài)檢查點(diǎn)(checkpointing)和應(yīng)用上下文轉(zhuǎn)換功能。圖40示意地描述了根據(jù)本發(fā)明實(shí)施例的、具有至少一個(gè)測(cè)試層(該測(cè)試層具有用于功能層的掃描測(cè)試和系統(tǒng)狀態(tài)檢查點(diǎn)(checkpointing)的電路)的3-D計(jì)算系統(tǒng)。具體地，圖40是包括通過(guò)互聯(lián)陣列1006(例如焊料球)物理地聯(lián)合以形成堆疊結(jié)構(gòu)的第一芯片1002和第二芯片1004的半導(dǎo)體設(shè)備1000的示意側(cè)視圖。第一芯片1002包括在第一芯片1002的前側(cè)(活躍)表面1002A中形成的功能電路。取決于芯片類型，功能電路的類型將會(huì)變化(例如，處理器核心、存儲(chǔ)器陣列等)。如圖40示出的一個(gè)實(shí)施例中，第一芯片1002是具有一個(gè)或多個(gè)處理器核心的處理器芯片。其他實(shí)施例中，第一芯片1002可以是存儲(chǔ)器芯片、或具有用于給定應(yīng)用的功能電路的其他類型的功能芯片。無(wú)論芯片類型，第一芯片1002的功能電路將包括具有存儲(chǔ)器元件(例如可掃描的觸發(fā)器和鎖存器)的多個(gè)掃描單元。本發(fā)明的一個(gè)實(shí)施例中，第二芯片1004可以是具有掃描測(cè)試電路(測(cè)試基礎(chǔ)架構(gòu))以及測(cè)試I/O(輸入/輸出)接口1004A的掃描鏈配置和測(cè)試層。經(jīng)由掃描測(cè)試I/O接口1004A，將第一芯片1002的功能電路的掃描單元連接到第二芯片1004上的掃描測(cè)試電路。掃描測(cè)試I/O接口1004A包括被設(shè)置在第二芯片1004的活躍表面的廣泛區(qū)域上的I/O板的寬的陣列或設(shè)置。如下所詳細(xì)描述的，第二芯片1004上的掃描測(cè)試電路運(yùn)行以動(dòng)態(tài)地配置第一芯片1002上的掃描單元之間的電連接，以形成用于測(cè)試第一芯片1002上的功能電路的部分的掃描鏈或掃描環(huán)。本發(fā)明的另一個(gè)實(shí)施例中，例如，第二芯片1004是具有系統(tǒng)狀態(tài)獲取和恢復(fù)控制電路以及其他支持電路，以從第一芯片1004的功能電路獲取系統(tǒng)狀態(tài)數(shù)據(jù)并且恢復(fù)需要的第一芯片1004的功能電路的系統(tǒng)狀態(tài)，從而提供系統(tǒng)狀態(tài)檢查點(diǎn)(checkpointing)和應(yīng)用上下文轉(zhuǎn)換功能的系統(tǒng)狀態(tài)恢復(fù)層。這一實(shí)施例中，功能電路將具有多個(gè)存儲(chǔ)器元件，例如寄存器和緩存，以及典型地存儲(chǔ)代表功能電路的當(dāng)前系統(tǒng)狀態(tài)的數(shù)據(jù)的其他元件。經(jīng)由系統(tǒng)狀態(tài)I/O接口1004B，將第一芯片1002上的這些存儲(chǔ)器元件連接到第二芯片1004上的系統(tǒng)狀態(tài)獲取和恢復(fù)控制電路。系統(tǒng)狀態(tài)I/O接口1004B包括被設(shè)置在第二芯片1004的活躍表面的廣泛區(qū)域上的I/O板的寬陣列或設(shè)置。為了描述的目的，圖40中，測(cè)試I/O接口1004A和系統(tǒng)狀態(tài)I/O接口1004B被顯示為獨(dú)立的元件，因?yàn)?，本發(fā)明的一個(gè)實(shí)施例中，測(cè)試和系統(tǒng)狀態(tài)I/O接口1004A和1004B的I/O板和點(diǎn)配線結(jié)構(gòu)邏輯地彼此獨(dú)立，并且組成獨(dú)立的接口。然而，測(cè)試和系統(tǒng)狀態(tài)I/O接口1004A和1004B的I/O板和點(diǎn)配線結(jié)構(gòu)可以彼此散布或纏繞，這樣第二芯片1004的測(cè)試和系統(tǒng)狀態(tài)I/O接口1004A和1004B跨越在第一芯片1002的活躍表面1002A的廣泛區(qū)域上，以最小化第二芯片1004上的控制電路與第一芯片1004上的功能電路之間的互聯(lián)長(zhǎng)度。圖41示意地描述了根據(jù)本發(fā)明的實(shí)施例的、用于3-D處理系統(tǒng)中的功能層的掃描測(cè)試和系統(tǒng)狀態(tài)檢查點(diǎn)(checkpointing)的測(cè)試層電路的架構(gòu)。具體地，圖41描述了根據(jù)本發(fā)明的實(shí)施例的、包括電路以支持掃描鏈配置和測(cè)試、以及系統(tǒng)狀態(tài)恢復(fù)的測(cè)試芯片1100的實(shí)施例。圖41的測(cè)試芯片1100描述了圖40的第二芯片1004的一個(gè)實(shí)施例。如圖41中示出的，測(cè)試芯片1100包括測(cè)試I/O接口1004A、系統(tǒng)狀態(tài)I/O接口1004B、檢查點(diǎn)(checkpointing)控制電路1010、上下文轉(zhuǎn)換控制電路1012、存儲(chǔ)器1014、掃描鏈配置電路1016、掃描鏈配置和測(cè)試控制電路1022、掃描鏈輸出復(fù)用器1028、輸出寄存器1030、測(cè)試I/O控制器1032、以及測(cè)試接口1034。存儲(chǔ)器1014可以是易失性存儲(chǔ)器，或非易失性存儲(chǔ)器，或者測(cè)試層1100可以同時(shí)包括非易失性存儲(chǔ)器和易失性存儲(chǔ)器，這取決于應(yīng)用。掃描鏈配置電路1016包括解復(fù)用電路1018和復(fù)用電路1020。掃描鏈配置和測(cè)試控制電路1022包括BIST模塊1024和測(cè)試時(shí)鐘產(chǎn)生器1026。例如，測(cè)試芯片1100的多個(gè)組件1016、1022、1028、1030、1032、和1034支持掃描測(cè)試功能，下面參考圖44將進(jìn)一步詳細(xì)地描述該功能。簡(jiǎn)要地，掃描測(cè)試電路1016和1022運(yùn)行以動(dòng)態(tài)地配置給定功能芯片層上的功能電路的掃描單元之間的電連接，以形成用于測(cè)試功能電路的部分的掃描鏈或掃描環(huán)。如參考圖44將進(jìn)一步詳細(xì)描述的，通過(guò)測(cè)試I/O接口1004A，功能芯片層上的掃描單元的數(shù)據(jù)輸出被連接到解復(fù)用電路1018的輸入；解復(fù)用電路1018的輸出被連接到復(fù)用器電路1020的輸入；并且通過(guò)測(cè)試I/O接口1004A，復(fù)用電路1020的輸出被連接到功能芯片層上的掃描單元的掃描輸入。掃描鏈配置和測(cè)試控制電路1022產(chǎn)生控制信號(hào)以選擇地控制解復(fù)用器電路1018和復(fù)用器電路1020，以動(dòng)態(tài)地配置掃描單元輸出和掃描單元輸入之間的、經(jīng)由電互聯(lián)網(wǎng)絡(luò)(該電互聯(lián)網(wǎng)絡(luò)經(jīng)由掃描鏈配置電路1016在測(cè)試芯片1100上動(dòng)態(tài)地形成)的電連接。BIST模塊1024實(shí)施標(biāo)準(zhǔn)的功能和控制電路以產(chǎn)生和應(yīng)用測(cè)試模式，該測(cè)試模式被掃描進(jìn)入連接到測(cè)試I/O接口1004A的功能芯片層的掃描單元的掃描輸入端口。測(cè)試時(shí)鐘產(chǎn)生器1026產(chǎn)生需要的測(cè)試頻率的測(cè)試時(shí)鐘信號(hào)，其被用來(lái)掃描功能芯片層的掃描單元以在測(cè)試時(shí)鐘的測(cè)試頻率來(lái)執(zhí)行掃描測(cè)試操作。掃描鏈輸出復(fù)用器1028在第一芯片1002上的多個(gè)掃描鏈的掃描鏈輸出中選擇一個(gè)輸出，并且將選擇的掃描鏈輸出存儲(chǔ)在輸出寄存器1030中。測(cè)試I/O控制器產(chǎn)生的選擇控制信號(hào)控制掃描鏈輸出復(fù)用器1028。外部測(cè)試代理通過(guò)測(cè)試接口1034提供多個(gè)測(cè)試控制信號(hào)和測(cè)試模式，其被測(cè)試I/O控制器1032處理并且傳遞到掃描鏈配置和測(cè)試控制電路1022，以經(jīng)由從測(cè)試I/O控制器1032輸出的外部控制信號(hào)和測(cè)試模式實(shí)施掃描測(cè)試操作。經(jīng)由測(cè)試接口1034，掃描測(cè)試信號(hào)和測(cè)試模式數(shù)據(jù)被輸入到測(cè)試I/O控制器1032。經(jīng)由測(cè)試接口1034，測(cè)試I/O控制器1032訪問(wèn)寄存器1030中存儲(chǔ)的掃描鏈輸出數(shù)據(jù)，并且該數(shù)據(jù)被輸出到外部測(cè)試系統(tǒng)。例如，如下面參考圖45將進(jìn)一步詳細(xì)地描述的，測(cè)試芯片1100的多個(gè)組件1010、1012、和1014支持系統(tǒng)狀態(tài)獲取和恢復(fù)功能。簡(jiǎn)要地，檢查點(diǎn)(checkpointing)控制電路1010被用來(lái)執(zhí)行在功能芯片層上正在執(zhí)行的處理的動(dòng)態(tài)檢查點(diǎn)(checkpointing)。如上所指出的，功能芯片層上的功能電路將具有多個(gè)存儲(chǔ)器元件，例如寄存器和緩存、以及典型地存儲(chǔ)代表功能電路的當(dāng)前系統(tǒng)狀態(tài)的數(shù)據(jù)的其他元件。一個(gè)實(shí)施例中，在少量的周期中，檢查點(diǎn)(checkpointing)控制電路1010自動(dòng)地和周期地備份(獲取和存儲(chǔ))功能電路的微架構(gòu)的整個(gè)狀態(tài)，而不會(huì)污染任意緩存或其他狀態(tài)-保持結(jié)構(gòu)。通過(guò)具體示例，檢查點(diǎn)(checkpoint)處理可以是周期的，或者由檢查點(diǎn)(checkpointing)控制電路1010的邏輯中可編程的特定的事件啟動(dòng)。其他實(shí)施例中，可以由被檢查點(diǎn)(checkpointed)的實(shí)際處理啟動(dòng)檢查點(diǎn)(checkpoint)。對(duì)于啟動(dòng)檢查點(diǎn)(checkpoint)的處理，新的指令被加入到啟動(dòng)這樣的時(shí)間的指令集。這一實(shí)施例中，檢查點(diǎn)(checkpointing)控制電路1010將響應(yīng)于從3-D處理系統(tǒng)中的給定功能芯片的功能電路接收到的指令來(lái)激活檢查點(diǎn)(checkpoint)(架構(gòu)的狀態(tài)存儲(chǔ)或取回功能)。存儲(chǔ)器1014可以被用來(lái)存儲(chǔ)多個(gè)時(shí)刻獲取到的微架構(gòu)的狀態(tài)的副本。獲取到的狀態(tài)可被用于多個(gè)目的。例如，當(dāng)恢復(fù)錯(cuò)誤發(fā)生時(shí)，從少量周期中的存儲(chǔ)器中存儲(chǔ)的副本，微架構(gòu)的整個(gè)狀態(tài)可以被重寫(xiě)。實(shí)際上，當(dāng)在運(yùn)行處理期間發(fā)現(xiàn)錯(cuò)誤時(shí)，系統(tǒng)可以被恢復(fù)到“已知的好的”狀態(tài)(檢查點(diǎn)(checkpoint))，并且從該檢查點(diǎn)(checkpoint)重運(yùn)行處理。當(dāng)然，具有充足的存儲(chǔ)器1014的存儲(chǔ)，以時(shí)間順序獲取和存儲(chǔ)給定處理的多個(gè)檢查點(diǎn)、和/或獲取和存儲(chǔ)可能在功能芯片層上運(yùn)行的不同線程的多個(gè)檢查點(diǎn)是可行的。此外，當(dāng)重要事件(例如電源故障)發(fā)生時(shí)，重要信息的檢查點(diǎn)可以被立即地獲取和存儲(chǔ)在存儲(chǔ)器1014中。這些檢查點(diǎn)可以被接近瞬時(shí)地提取，這允許更健壯的恢復(fù)。例如，電源發(fā)生故障時(shí)的當(dāng)前狀態(tài)可以被獲取，并接著在電源恢復(fù)時(shí)，經(jīng)由系統(tǒng)狀態(tài)I/O接口1004B提供的高帶寬和短電互聯(lián)，而被迅速地傳送到給定的功能系統(tǒng)。其他實(shí)施例中，存儲(chǔ)器1014可以存儲(chǔ)關(guān)于3-D處理系統(tǒng)的一個(gè)或多個(gè)功能芯片層的已知(靜態(tài)的)問(wèn)題的芯片-特定的信息。例如，如果給定功能芯片的功能電路的特定部分被已知為不正確地工作，該信息可以被保持在存儲(chǔ)器1014中，這樣當(dāng)功能芯片將來(lái)被使用時(shí)，掃描鏈配置和測(cè)試控制電路1022將知道不配置該(已知的)不工作的功能電路的部分。此外，存儲(chǔ)器1014可以被用來(lái)存儲(chǔ)由掃描鏈配置和測(cè)試控制電路1022使用以實(shí)施掃描測(cè)試功能的測(cè)試程序和測(cè)試模式。如上所指出的，取決于應(yīng)用，存儲(chǔ)器1014可以使易失性存儲(chǔ)器或非易失性存儲(chǔ)器，或者測(cè)試層可以被實(shí)施為易失性和非易失性存儲(chǔ)器兩者。例如，對(duì)于與從嚴(yán)重故障恢復(fù)無(wú)關(guān)的、但簡(jiǎn)單地執(zhí)行功能以使得上下文轉(zhuǎn)換或從更不明顯的故障恢復(fù)的應(yīng)用，存儲(chǔ)器1014可以被實(shí)施為易失性存儲(chǔ)器。此外，上下文轉(zhuǎn)換控制電路1012被用來(lái)執(zhí)行應(yīng)用上下文轉(zhuǎn)換，其中，給定功能層的微架構(gòu)可以在不同應(yīng)用的上下文之間來(lái)回轉(zhuǎn)換，而不會(huì)遭受污染緩存和重執(zhí)行設(shè)置代碼的代價(jià)。上下文轉(zhuǎn)換控制電路1012運(yùn)行以針對(duì)應(yīng)用上下文轉(zhuǎn)換獲取當(dāng)前系統(tǒng)狀態(tài)，并將獲取的狀態(tài)存儲(chǔ)在存儲(chǔ)器1014中。例如，當(dāng)針對(duì)應(yīng)用上下文轉(zhuǎn)換而獲取系統(tǒng)狀態(tài)時(shí)，在上下文轉(zhuǎn)換控制電路1012的操作下，給定應(yīng)用的當(dāng)前上下文，如由功能芯片層的多個(gè)緩存中存儲(chǔ)的當(dāng)前數(shù)據(jù)所代表的，可以被獲取和存儲(chǔ)到存儲(chǔ)器1014中。這允許新的應(yīng)用上下文更快地啟動(dòng)，因?yàn)楸４嬖忌舷挛谋蛔詣?dòng)地完成。此外，測(cè)試層可以具有能力來(lái)將上下文存儲(chǔ)在該上下文已經(jīng)被存儲(chǔ)在系統(tǒng)自身中的地方，但其可以與新的上下文并行地運(yùn)行處理。本質(zhì)上，測(cè)試層提取被中斷的處理的“檢查點(diǎn)(checkpoint)”，并將檢查點(diǎn)(checkpoint)數(shù)據(jù)存儲(chǔ)為低優(yōu)先級(jí)批處理，其可以與新啟動(dòng)的處理并行地運(yùn)行。低懲罰的上下文轉(zhuǎn)換的能力使得能夠?qū)崿F(xiàn)多程序環(huán)境中許多優(yōu)化的使用，這在傳統(tǒng)系統(tǒng)中是過(guò)于耗費(fèi)的。本發(fā)明的其他實(shí)施例中，因?yàn)闇y(cè)試層可以是可配置地制造并且包括可編程的存儲(chǔ)，并且因?yàn)闇y(cè)試層可以被制造為連接已知物理位置(到堆疊的其他部分的物理連接)的功能芯片層，我們可以制造一個(gè)通用測(cè)試層，其可以被用于許多不同功能的芯片。也就是，通過(guò)定義通用測(cè)試層和功能層之間的物理觸點(diǎn)，任意功能層可以被構(gòu)建為符合那些預(yù)定義的觸點(diǎn)。換句話說(shuō)，測(cè)試層可以被構(gòu)建為具有標(biāo)準(zhǔn)的I/O接口(物理的和邏輯的兩者)，其使得能夠?qū)崿F(xiàn)用于多種不同功能芯片的測(cè)試的測(cè)試芯片的重用。此外，另一個(gè)實(shí)施例中，功能層也可以具有在其上形成的、可以由測(cè)試層驅(qū)動(dòng)的(更小的)測(cè)試基礎(chǔ)架構(gòu)。這不僅對(duì)于一些功能系統(tǒng)可以是“便利的”，并且其還可以是下面的情況：給定功能層包括專有的第三方的結(jié)構(gòu)，標(biāo)準(zhǔn)的、通用的測(cè)試層并不測(cè)試該結(jié)構(gòu)。實(shí)際上，如果這些結(jié)構(gòu)是專用的，第三方不會(huì)希望泄露它們的內(nèi)容，但是將運(yùn)行期自身的測(cè)試。本發(fā)明的其他實(shí)施例中，3-D處理系統(tǒng)可以被實(shí)施為具有兩個(gè)或更多的功能層和/或兩個(gè)或等多的專用測(cè)試層。例如，圖42示意地描述了根據(jù)本發(fā)明的另一個(gè)實(shí)施例的、具有至少一個(gè)測(cè)試層(該測(cè)試層具有用于多功能層的掃描測(cè)試和系統(tǒng)狀態(tài)檢查點(diǎn)(checkpointing)的電路)的的3-D處理系統(tǒng)。具體地，圖42是包括第一功能芯片1202(具有前側(cè)(活躍)表面1202A)、和第二功能芯片1204(具有前側(cè)(活躍)表面1204A)、以及測(cè)試芯片1206(具有測(cè)試I/O接口1206A和系統(tǒng)狀態(tài)I/O接口1206B)的半導(dǎo)體設(shè)備1200的示意側(cè)視圖。經(jīng)由互聯(lián)陣列1208(例如焊料球)，功能芯片1204被物理地聯(lián)合到測(cè)試芯片，并且第一和第二功能芯片1202和1204被面對(duì)背地安裝以形成堆疊的結(jié)構(gòu)。圖42的實(shí)施例中，測(cè)試芯片1206實(shí)施獨(dú)立的專用的電路和功能來(lái)測(cè)試功能芯片1202和1204。這一實(shí)施例中，經(jīng)由貫穿第二功能芯片1204的垂直連接，測(cè)試I/O接口1206A和系統(tǒng)狀態(tài)I/O接口1206B被連接到前(活躍)側(cè)1202A上的功能電路。圖43示意地描述了根據(jù)本發(fā)明的另一個(gè)實(shí)施例的、具有多個(gè)測(cè)試層(測(cè)試層具有用于多個(gè)功能層的掃描測(cè)試和系統(tǒng)狀態(tài)檢查點(diǎn)(checkpointing)的電路)的3-D計(jì)算機(jī)處理器系統(tǒng)。具體地，圖43是包括第一功能芯片1302(具有前側(cè)(活躍)表面1302A)、第一測(cè)試芯片1304(具有測(cè)試I/O接口1304A和系統(tǒng)狀態(tài)I/O接口1304B)、第二功能芯片1306(具有前側(cè)(活躍)表面1306A)、以及第二測(cè)試芯片1308(具有測(cè)試I/O接口1308A和系統(tǒng)狀態(tài)I/O接口1308B)的半導(dǎo)體設(shè)備1300的示意側(cè)視圖。經(jīng)由互聯(lián)陣列1310(例如焊料球)，第一功能芯片1302被物理地聯(lián)合到第一測(cè)試芯片1304；經(jīng)由互聯(lián)陣列1312(例如焊料球)，第二功能芯片1306被物理地聯(lián)合到第二測(cè)試芯片1308。圖43的實(shí)施例中，每個(gè)測(cè)試芯片1304和1308包括用于對(duì)應(yīng)的功能芯片1302和1306中的一個(gè)的掃描測(cè)試和/或支持系統(tǒng)狀態(tài)獲取/恢復(fù)的獨(dú)立的專用電路。功能芯片1302和1306沒(méi)有直接相近并且沒(méi)有彼此連接，測(cè)試芯片1304的厚度可以是非常薄的，這樣兩個(gè)功能芯片1302和1306(例如，處理器核心層)之間的貫穿測(cè)試芯片1304的任意的直接電連接可以相對(duì)較短，以使得能夠?qū)崿F(xiàn)功能芯片1302和1306之間的快速通信，例如，利用如上面參考圖14和15描述的多種連接技術(shù)。使用已知的技術(shù)，第一測(cè)試芯片1304的背側(cè)被連接到第二功能芯片1306的背側(cè)，以將芯片綁定在一起，并且提供連接被形成為貫穿第一測(cè)試芯片1304和第二功能芯片1306的電配線(例如，硅貫穿過(guò)孔)的I/O板。將被理解的是，盡管圖40、42和43將功能芯片層顯示為處理器芯片，功能芯片層可以是其他類型的芯片，例如存儲(chǔ)器芯片、以及可以被包括在3-D處理系統(tǒng)中用于給定應(yīng)用的其他類型的功能芯片。此外，盡管圖41描述了測(cè)試芯片包括電路以支持測(cè)試、檢查點(diǎn)(checkpointing)、以及上下文轉(zhuǎn)換控制功能，在本發(fā)明的其他實(shí)施例中，測(cè)試芯片可以僅包括掃描測(cè)試電路，僅包括檢查點(diǎn)(checkpointing)或上下文轉(zhuǎn)換控制電路，或者掃描測(cè)試、檢查點(diǎn)(checkpointing)、和上下文轉(zhuǎn)換控制電路的任意組合。圖44示意地描述了根據(jù)本發(fā)明的實(shí)施例的、3-D處理系統(tǒng)的測(cè)試層和功能層的電路。具體地，圖44一般地描述了包括功能電路1402的功能層1400，功能電路1402包括多個(gè)掃描單元1404、1406、1408、1410、和1412，這些掃描單元被散布在可以被掃描測(cè)試的功能電路1402的多個(gè)電路塊1414、1416、1418、和1420中。如圖44中示出的本發(fā)明的一個(gè)實(shí)施例中，每個(gè)掃描單元1404、1406、1408、1410、和1412是掃描類型D觸發(fā)器，其包括數(shù)據(jù)(D)輸入端口、掃描輸入端(SI)口、數(shù)據(jù)(Q)輸出端口、時(shí)鐘(CLK)輸入端口、以及掃描使能(SE)控制端口。如圖44中進(jìn)一步示出的，測(cè)試層1422包括復(fù)用器/解復(fù)用器電路1424，復(fù)用器/解復(fù)用器電路1424包括多個(gè)復(fù)用器M1、M3、M3，以及多個(gè)解復(fù)用器D1、D2、和D3。測(cè)試層1422進(jìn)一步包括掃描鏈配置和測(cè)試控制電路1426、掃描鏈輸出復(fù)用器1428、輸出寄存器1430、測(cè)試I/O控制器1432、和接口1434，具有與如上參考圖41所描述的相應(yīng)組件的那些功能相同或相似的功能。測(cè)試層1422進(jìn)一步包括掃描使能信號(hào)控制器1436和測(cè)試時(shí)鐘產(chǎn)生器1438，其在掃描鏈配置和測(cè)試控制電路1426的控制下運(yùn)行。掃描使能信號(hào)控制器1436在掃描鏈配置和測(cè)試控制電路1426的操作下運(yùn)行，以產(chǎn)生掃描使能信號(hào)，通過(guò)測(cè)試層1422的掃描測(cè)試I/O接口，掃描使能信號(hào)被發(fā)送至功能層1400上的掃描單元的掃描使能(SE)輸入端口。此外，測(cè)試時(shí)鐘產(chǎn)生器1438產(chǎn)生測(cè)試時(shí)鐘，測(cè)試時(shí)鐘被輸入到掃描單元的時(shí)鐘輸入(CLK)端口以在需要的測(cè)試頻率執(zhí)行掃描測(cè)試(其不同于正常功能模式時(shí)鐘信號(hào)的頻率)。圖44中示出的示例實(shí)施例中，掃描鏈配置和測(cè)試控制電路1426產(chǎn)生控制信號(hào)以控制多個(gè)復(fù)用器M1、M2、M3以及多個(gè)解復(fù)用器D1、D2、D3，以動(dòng)態(tài)地配置用于連接掃描單元1404、1406、1408、1410、和1412的互聯(lián)網(wǎng)絡(luò)以形成用于測(cè)試功能邏輯1414、1416、1418和1420的掃描鏈和/或掃描環(huán)。具體地，如圖44中所示，每個(gè)解復(fù)用器電路D1、D2、和D3具有輸入，該輸入被連接到功能層1400上的掃描單元的輸出(通過(guò)測(cè)試層1422的掃描測(cè)試I/O接口)，以及兩個(gè)或更多的輸出，該輸出被連接到復(fù)用器電路M1、M2、M3中的不同的一個(gè)的輸入。此外，每個(gè)復(fù)用器電路M1、M2、M3具有輸出，該輸入被連接到功能層1400的掃描單元的輸入(通過(guò)測(cè)試層1422的掃描測(cè)試I/O接口)，以及兩個(gè)或更多的輸入，該輸入被連接到不同解復(fù)用器電路D1、D2、和D3的輸出。掃描鏈配置和測(cè)試控制電路1426產(chǎn)生控制信號(hào)以控制解復(fù)用器和復(fù)用器電路，以動(dòng)態(tài)地配置功能層上的掃描單元輸出和輸入之間的電互聯(lián)，以形成用于掃描鏈和/或掃描環(huán)。例如，如圖44所示，掃描單元1404、1406、和1408的數(shù)據(jù)輸出端口(Q)被分別連接到解復(fù)用器D1、D2、和D3的輸入。此外，掃描單元1406、1408、和1410的掃描輸入端口(SI)被連接到復(fù)用器電路M1、M2、和M3的輸出。這一實(shí)施例中，通過(guò)選擇地控制復(fù)用器和解復(fù)用器電路1424(經(jīng)由從掃描鏈配置和測(cè)試控制電路1426輸出的控制信號(hào))，掃描單元的輸出可以被連接到不同掃描單元的不同掃描輸入，以創(chuàng)建不同掃描鏈和/或掃描環(huán)。例如，通過(guò)選擇被連接到需要的復(fù)用器M1、M2或M3的輸入的解復(fù)用器D1的輸出，并且相應(yīng)地選擇地控制那些復(fù)用器M1、M2或M3，掃描單元1404的數(shù)據(jù)輸出(Q)(其被連接到解復(fù)用器D1的輸入)可以被路由到掃描單元1406、1408或1410中的一個(gè)的掃描輸入。將被理解的是，圖44的功能電路1402中，并非每個(gè)掃描單元輸出(Q)都需要被連接到解復(fù)用器電路的輸入，并且并非每個(gè)掃描單元輸入(SI)都需要被連接到復(fù)用器電路的輸出。實(shí)際上，如圖44中關(guān)于掃描單元1410和1412所示出的，一系列的兩個(gè)或多個(gè)掃描單元可以被彼此連接，以形成類似于傳統(tǒng)掃描鏈(例如，一個(gè)掃描單元的數(shù)據(jù)輸出(Q)被連接到另一個(gè)掃描單元的掃描輸入(SI))的掃描單元段。這樣的實(shí)施例中，每個(gè)掃描單元段的端點(diǎn)可以以復(fù)用器電路開(kāi)始，并且以解復(fù)用器電路結(jié)束(即，復(fù)用器電路的輸出被連接到給定段的第一掃描單元的掃描輸入(SI)，并且解復(fù)用器電路的輸入被連接到給定段的最后一個(gè)掃描單元的數(shù)據(jù)輸出(Q))。這一動(dòng)態(tài)配置能力使得能夠?qū)崿F(xiàn)大范圍的額外特征。功能層1402的掃描單元可以被配置為每個(gè)連接到相同比特、但以不同的順序的多個(gè)掃描鏈，其使得能夠?qū)崿F(xiàn)可以有助于減小測(cè)試時(shí)間、或增加給定時(shí)間周期內(nèi)可以運(yùn)行的測(cè)試的數(shù)目的豐富多樣的測(cè)試過(guò)程。例如，如果兩個(gè)功能請(qǐng)求需要被緊接著地測(cè)試的沿著給定的掃描鏈的不同距離的比特，那么有可能每個(gè)比特是在沿著不同掃描鏈(通過(guò)動(dòng)態(tài)地控制測(cè)試層1422上的復(fù)用器和解復(fù)用器電路1424，可以在功能層1400上的眾多可用的掃描鏈中創(chuàng)建該不同掃描鏈)的更短距離內(nèi)。這將使得掃描操作在更短時(shí)間內(nèi)完成。因?yàn)闇y(cè)試層1422稀少地具有控制電路(與功能層1400上的電路和配線有關(guān)的)，有充足的地方將復(fù)用器和解復(fù)用器電路1424的大規(guī)模網(wǎng)絡(luò)包括在測(cè)試層1422上，用于以眾多不同方式配置掃描鏈或掃描環(huán)，并且使得能夠?qū)崿F(xiàn)掃描環(huán)的多個(gè)不同域(其中功能層1400上的任意具體的掃描單元可以屬于多于一個(gè)的域)的配置。這便于實(shí)現(xiàn)非常具體的掃描測(cè)試，并且對(duì)于特定測(cè)試允許更“有效率的”配置，同時(shí)不必須是“全面的”。關(guān)于“有效率的”，我們指的是正被測(cè)試的功能可以被配置以允許更短和更徹底的測(cè)試。關(guān)于“不全面的”，我們指的是在任意具體測(cè)試中，我們可以允許電路的部分根本不被測(cè)試，因?yàn)橹獣阅切┎糠謱?huì)以其他測(cè)試環(huán)或測(cè)試鏈的不同測(cè)試和/或配置而被全面地(和更有效率地)測(cè)試。這與傳統(tǒng)掃描測(cè)試技術(shù)(其中掃描鏈和掃描環(huán)不是靈活地可配置的)形成了鮮明的對(duì)比。圖45是描述根據(jù)本發(fā)明實(shí)施例的、用于在具有至少一個(gè)層(該層具有用于功能層的上下文轉(zhuǎn)換和系統(tǒng)狀態(tài)檢查點(diǎn)(checkpointing)的電路)的3-D處理系統(tǒng)中獲取系統(tǒng)狀態(tài)和恢復(fù)系統(tǒng)狀態(tài)的方法的流程圖。為了描述的目的，圖45的方法描述了圖41的測(cè)試層1100中的檢查點(diǎn)(checkpointing)控制電路1010和上下文轉(zhuǎn)換控制電路1012的示例運(yùn)行模式。圖45描述了用于獲取系統(tǒng)狀態(tài)的處理和用于恢復(fù)系統(tǒng)狀態(tài)的處理，其在系統(tǒng)初始化后并行地運(yùn)行。兩個(gè)處理的初始步驟包括系統(tǒng)初始化(塊1500)。跟隨著系統(tǒng)初始化，用于獲取系統(tǒng)狀態(tài)的處理被初始化，其中系統(tǒng)進(jìn)入等待系統(tǒng)狀態(tài)獲取觸發(fā)事件的等待狀態(tài)(塊1502)。本發(fā)明的一個(gè)實(shí)施例中，系統(tǒng)狀態(tài)獲取觸發(fā)事件包括檢查點(diǎn)(checkpointing)操作被開(kāi)始的時(shí)間段的期滿。另一個(gè)實(shí)施例中，系統(tǒng)狀態(tài)獲取觸發(fā)事件包括觸發(fā)正被功能芯片的功能電路執(zhí)行的不同應(yīng)用的上下文之間的轉(zhuǎn)換的上下文轉(zhuǎn)換事件。檢查點(diǎn)(checkpointing)或上下文轉(zhuǎn)換操作是否開(kāi)始，響應(yīng)于系統(tǒng)狀態(tài)獲取觸發(fā)事件的發(fā)生，檢查點(diǎn)(checkpointing)或上下文轉(zhuǎn)換控制電路(圖41的1010或1012)運(yùn)行以獲取代表功能芯片(例如，處理器或存儲(chǔ)器芯片)上的功能電路的當(dāng)前系統(tǒng)狀態(tài)的狀態(tài)數(shù)據(jù)(塊1504)，并且將獲得到的狀態(tài)數(shù)據(jù)傳送到測(cè)試層(塊1506)。一個(gè)實(shí)施例中，多個(gè)存儲(chǔ)器元件存在于功能電路中，其包括有存儲(chǔ)的代表功能電路的當(dāng)前系統(tǒng)狀態(tài)的數(shù)據(jù)的寄存器和緩存。通過(guò)系統(tǒng)狀態(tài)I/O接口，檢查點(diǎn)(checkpointing)控制電路1010或上下文轉(zhuǎn)換控制電路1012被連接到功能層上的訪問(wèn)電路，并且控制獲取的系統(tǒng)狀態(tài)數(shù)據(jù)從功能層上的訪問(wèn)電路到測(cè)試層的傳送，其中狀態(tài)數(shù)據(jù)被存儲(chǔ)到位于測(cè)試層上的存儲(chǔ)器1014中，或者存儲(chǔ)到位于獨(dú)立于測(cè)試層的另一層上的某存儲(chǔ)器中。此外，跟隨系統(tǒng)初始化，用于恢復(fù)系統(tǒng)狀態(tài)的處理被初始化，其中系統(tǒng)進(jìn)入等待狀態(tài)恢復(fù)觸發(fā)事件的等待狀態(tài)(塊1510)。本發(fā)明的一個(gè)實(shí)施例中，對(duì)于檢查點(diǎn)(checkpointing)應(yīng)用，狀態(tài)恢復(fù)觸發(fā)事件可以是電源故障或可恢復(fù)的系統(tǒng)錯(cuò)誤。對(duì)于上下文轉(zhuǎn)換應(yīng)用，狀態(tài)恢復(fù)觸發(fā)事件可以是觸發(fā)正被功能層上的功能電路執(zhí)行的不同應(yīng)用的上下文之間的轉(zhuǎn)換的上下文轉(zhuǎn)換事件。當(dāng)接收到狀態(tài)恢復(fù)觸發(fā)事件時(shí)(塊1510中的肯定結(jié)果)，檢查點(diǎn)(checkpointing)控制電路1010或上下文轉(zhuǎn)換控制電路1012將從存儲(chǔ)器訪問(wèn)與目標(biāo)系統(tǒng)狀態(tài)相關(guān)的狀態(tài)數(shù)據(jù)的副本(塊1512)。接著，通過(guò)測(cè)試層的系統(tǒng)狀態(tài)I/O接口，在測(cè)試層上的控制電路的控制下，該狀態(tài)數(shù)據(jù)被傳送到功能層(塊1514)。接著，通過(guò)將訪問(wèn)到的狀態(tài)數(shù)據(jù)的副本存儲(chǔ)到功能層的目標(biāo)緩存/寄存器，功能電路的目標(biāo)系統(tǒng)狀態(tài)被恢復(fù)(塊1516)。盡管本文中參考附圖已經(jīng)描述了本發(fā)明的示例實(shí)施例，但將被理解的是，本發(fā)明并不限制于那些明確的實(shí)施例，并且不偏離本文中的權(quán)利要求的范圍，本領(lǐng)域技術(shù)人員可以在其中做出多種其他變化和修改。