多路同步信號產(chǎn)生裝置制造方法
【專利摘要】本實用新型涉及時頻研究【技術(shù)領(lǐng)域】，提供了一種多路同步信號產(chǎn)生裝置，包括微處理器、直接數(shù)字式頻率合成器DDS、壓控晶振、同步鑒相模塊；微處理器與直接數(shù)字式頻率合成器DDS、壓控晶振、同步鑒相模塊分別連接，微處理器內(nèi)部設(shè)置有定時器；壓控晶振連接微處理器的外部時鐘輸入端、DDS的MCLK引腳；DDS經(jīng)用戶端鑒頻環(huán)路與同步鑒相模塊連接。本實用新型采用基于直接數(shù)字式頻率合成器DDS的數(shù)字移相技術(shù)，通過微處理器中的定時器產(chǎn)生幾路同頻異相信號，使得其相位差直接受定時器精度控制，并且通過壓控晶振提供高穩(wěn)的外部時鐘作為微處理器的內(nèi)部時基，從而將相位精度及穩(wěn)定程度較現(xiàn)有技術(shù)得到大幅提升。
【專利說明】多路同步信號產(chǎn)生裝置

【技術(shù)領(lǐng)域】
[0001] 本實用新型涉及時頻研究【技術(shù)領(lǐng)域】，主要適用于產(chǎn)生兩路或多路頻率相同而相位 固定的信號。

【背景技術(shù)】
[0002] 在時頻研究領(lǐng)域，很多時候需要產(chǎn)生兩路或多路頻率相同而相位固定的信號。現(xiàn) 有技術(shù)中通過同一信號源產(chǎn)生幾路同頻同相的信號，然后通過RC -階延時電路實現(xiàn)移相 的功能，進而達到產(chǎn)生幾路同頻相位固定的信號產(chǎn)生。
[0003] 傳統(tǒng)的移相技術(shù)存在著受模擬元器件參數(shù)不穩(wěn)定的限制，導(dǎo)致移相的相位出現(xiàn)抖 動的問題。 實用新型內(nèi)容
[0004] 本實用新型所要解決的技術(shù)問題是提供一種多路同步信號產(chǎn)生裝置，該裝置具有 采用基于直接數(shù)字式頻率合成器DDS的數(shù)字移相技術(shù)，通過微處理器中的定時器產(chǎn)生幾路 同頻異相信號，使得其相位差直接受定時器精度控制，并且通過壓控晶振提供高穩(wěn)的外部 時鐘作為微處理器的內(nèi)部時基，使得產(chǎn)生的相位無論從精度上還是穩(wěn)定程度上都較現(xiàn)有技 術(shù)得到大幅提升的特點。
[0005] 為解決上述技術(shù)問題，本實用新型提供了一種多路同步信號產(chǎn)生裝置，包括：微處 理器、直接數(shù)字式頻率合成器DDS、壓控晶振、同步鑒相模塊；
[0006] 所述微處理器與所述直接數(shù)字式頻率合成器DDS、所述壓控晶振、所述同步鑒相模 塊分別連接，微處理器內(nèi)部設(shè)置有定時器；
[0007] 壓控晶振連接微處理器的外部時鐘輸入端、直接數(shù)字式頻率合成器DDS的MCLK引 腳；
[0008] 直接數(shù)字式頻率合成器DDS經(jīng)用戶端鑒頻環(huán)路與同步鑒相模塊連接。
[0009] 優(yōu)選的技術(shù)方案為，所述直接數(shù)字式頻率合成器DDS在內(nèi)部無PLL倍頻環(huán)節(jié)時，所 述MCLK引腳輸入的時鐘源的頻率高于I0UT端輸出信號頻率至少4倍。
[0010] 更加優(yōu)選的技術(shù)方案為，所述直接數(shù)字式頻率合成器DDS通過其FSELECT端、 FSYNC端、SCLK端、SDATA端與所述微處理器連接，所述FSELECT端為鍵控調(diào)頻信號輸入端； 直接數(shù)字式頻率合成器DDS的PSEL0端、PSEL1端接地；直接數(shù)字式頻率合成器DDS內(nèi)部的 兩個寄存器分別存儲兩個不同的頻率值。
[0011] 進一步優(yōu)選的技術(shù)方案為，所述定時器為16位定時器。
[0012] 本實用新型的有益效果在于：
[0013] 1.本實用新型通過由于采用了數(shù)字移相技術(shù)，使得移相的相位可以得以保證。從 而解決了傳統(tǒng)移相技術(shù)受模擬元器件參數(shù)不穩(wěn)定限制，導(dǎo)致移相的相位出現(xiàn)抖動的問題。
[0014] 2.通過微處理器中的定時器產(chǎn)生同頻異相信號，使得其相位差直接受定時器精度 控制，從而使相位精度得以提升。
[0015] 3.通過壓控晶振提供高穩(wěn)的外部時鐘作為微處理器的內(nèi)部時基，使得產(chǎn)生的相位 穩(wěn)定程度得到提升。
[0016] 4.當直接數(shù)字式頻率合成器DDS在內(nèi)部無PLL倍頻環(huán)節(jié)時，將MCLK引腳輸入的時 鐘源的頻率設(shè)置成高于I0UT端輸出信號頻率至少4倍，能夠得到更好的相位噪聲，通過外 部濾波電路后，可得到比較純凈的信號譜。

【專利附圖】

【附圖說明】
[0017] 圖1為本實用新型實施例的結(jié)構(gòu)示意圖。
[0018] 圖2為本實用新型實施例中DDS引腳連接狀態(tài)示意圖。
[0019] 圖3為本實用新型實施例中DDS串行通訊時序圖。
[0020] 圖4為本實用新型實施例中微處理器通過定時器產(chǎn)生的幾路信號相位關(guān)系圖。
[0021] 其中，a-DDS的外部時鐘，b-微處理器的外部時鐘，c-命令字，d-DDS輸出的射頻 信號，e_同步鑒相信號，f_鑒頻信號，g_同步鑒相結(jié)果。

【具體實施方式】
[0022] 為進一步闡述本實用新型為達成預(yù)定實用新型目的所采取的技術(shù)手段及功效，以 下結(jié)合附圖及較佳實施例，對依據(jù)本實用新型提出的多路同步信號產(chǎn)生裝置的具體實施方 式及工作原理進行詳細說明。
[0023] 由圖1所示的本實用新型實施例結(jié)構(gòu)示意圖可知，本實施例的組成部分包括：微 處理器、直接數(shù)字式頻率合成器DDS、壓控晶振、同步鑒相模塊。其中，微處理器與直接數(shù)字 式頻率合成器DDS、壓控晶振、同步鑒相模塊分別連接，微處理器內(nèi)部設(shè)置有定時器；壓控 晶振連接微處理器的外部時鐘輸入端、直接數(shù)字式頻率合成器DDS的MCLK引腳；直接數(shù)字 式頻率合成器DDS經(jīng)用戶端的鑒頻環(huán)路與同步鑒相模塊連接。
[0024] 微處理器通過串行時序命令字控制直接數(shù)字式頻率合成器DDS的相應(yīng)帶FSK調(diào)制 的頻率信號的輸出，由于直接數(shù)字式頻率合成器DDS的外部時鐘信號a來自于壓控晶振，故 直接數(shù)字式頻率合成器DDS輸出的頻率信號具有壓控晶振輸出頻率信號的穩(wěn)定性。
[0025] 直接數(shù)字式頻率合成器DDS輸出的射頻信號d經(jīng)過用戶端鑒頻環(huán)路完成直接數(shù)字 式頻率合成器DDS射頻信號d與用戶端待測信號的鑒頻處理，得到相應(yīng)的鑒頻信號f送回 至微處理器。
[0026] 微處理器根據(jù)自身產(chǎn)生的與直接數(shù)字式頻率合成器DDS的FSK調(diào)制信號具有同頻 同相的同步鑒相信號e，與鑒頻信號f 一同經(jīng)同步鑒相模塊進行同步鑒相處理，鑒相處理結(jié) 果g送回微處理器，得到相應(yīng)的壓控信號h作用于壓控晶振，從而改變壓控晶振的頻率信號 輸出，進而改變直接數(shù)字式頻率合成器DDS外部參考時鐘的頻率。整個系統(tǒng)完成閉環(huán)。本 實用新型實施例中所采用的壓控晶振為美國產(chǎn)8607VCX0。
[0027] 直接數(shù)字式頻率合成器DDS射頻信號的產(chǎn)生：由圖2所示的本實用新型實施例中 DDS引腳連接狀態(tài)示意圖可知，MCLK引腳接外部時鐘源，使得DDS的I0UT引腳輸出端頻率 信號的穩(wěn)定度與外部時鐘源一致。對于內(nèi)部沒有PLL倍頻環(huán)節(jié)的DDS芯片，MCLK端輸入時 鐘源的頻率應(yīng)高于I0UT端輸出信號頻率的4倍，例如輸出信號頻率為5MHz，則MCLK時鐘 端的信號頻率應(yīng)該大于20MHz，以期望得到更好的相位噪聲，通過外部濾波電路后，可得到 比較純凈的信號譜。FSELECT為鍵控調(diào)頻信號輸入端，即調(diào)制方波信號輸入端。DDS內(nèi)部有 兩個32位頻率控制寄存器，將預(yù)先設(shè)置好的頻率值R)、F1保存在寄存器中，F(xiàn)O、F1的確定 是根據(jù)用戶需要輸出的頻率F自行選擇，假定DDS的參考時鐘是f例如f=20MHz，則計算公 式為：
[0028]

【權(quán)利要求】
1. 一種多路同步信號產(chǎn)生裝置，其特征在于，包括：微處理器、直接數(shù)字式頻率合成器 DDS、壓控晶振、同步鑒相模塊； 所述微處理器與所述直接數(shù)字式頻率合成器DDS、所述壓控晶振、所述同步鑒相模塊分 別連接，微處理器內(nèi)部設(shè)置有定時器； 壓控晶振連接微處理器的外部時鐘輸入端、直接數(shù)字式頻率合成器DDS的MCLK引腳； 直接數(shù)字式頻率合成器DDS經(jīng)用戶端鑒頻環(huán)路與同步鑒相模塊連接。
2. 如權(quán)利要求1所述的多路同步信號產(chǎn)生裝置，其特征在于，所述直接數(shù)字式頻率合 成器DDS在內(nèi)部無 PLL倍頻環(huán)節(jié)時，所述MCLK引腳輸入的時鐘源的頻率高于IOUT端輸出 信號頻率4倍。
3. 如權(quán)利要求1或2所述的多路同步信號產(chǎn)生裝置，其特征在于，所述直接數(shù)字式頻 率合成器DDS通過其FSELECT端、FSYNC端、SCLK端、SDATA端與所述微處理器連接，所述 FSELECT端為鍵控調(diào)頻信號輸入端；直接數(shù)字式頻率合成器DDS的PSELO端、PSEL1端接地； 直接數(shù)字式頻率合成器DDS內(nèi)部的兩個寄存器分別存儲兩個不同的頻率值。
4. 如權(quán)利要求1或2所述的多路同步信號產(chǎn)生裝置，其特征在于，所述定時器為16位 定時器。
5. 如權(quán)利要求3所述的多路同步信號產(chǎn)生裝置，其特征在于，所述定時器為16位定時 器。
【文檔編號】G06F1/12GK204065906SQ201420181769
【公開日】2014年12月31日 申請日期:2014年4月15日 優(yōu)先權(quán)日:2014年4月15日
【發(fā)明者】雷海東 申請人:江漢大學(xué)