一種能產(chǎn)生各種格式相機數(shù)據(jù)的裝置制造方法
【專利摘要】本實用新型提供一種能產(chǎn)生各種格式相機數(shù)據(jù)的裝置。該裝置包括FPGA系統(tǒng)模塊、三個數(shù)據(jù)編碼芯片、兩個cameralink接口、電源模塊、復(fù)位電路、系統(tǒng)時鐘、FPGA系統(tǒng)配置電路及接受外同步解碼電路，F(xiàn)PGA系統(tǒng)模塊與三個數(shù)據(jù)編碼芯片分別相連；其中兩個數(shù)據(jù)編碼芯片的輸出端與一個cameralink接口連接，另一個數(shù)據(jù)編碼芯片的輸出端與另一個cameralink接口連接，電源模塊、復(fù)位電路、系統(tǒng)時鐘、FPGA系統(tǒng)配置電路及接受外同步解碼電路的輸出端均與FPGA系統(tǒng)模塊連接，復(fù)位電路的輸出端還與三個數(shù)據(jù)編碼芯片連接。本實用新型能為測控系統(tǒng)提供各種格式相機數(shù)據(jù)，加快調(diào)試進度，延長相機使用壽命。
【專利說明】一種能產(chǎn)生各種格式相機數(shù)據(jù)的裝置
【技術(shù)領(lǐng)域】
[0001]本實用新型屬于航空航天測控和工業(yè)自動化機器視覺【技術(shù)領(lǐng)域】，涉及一種能輸出各種格式相機數(shù)據(jù)給測控系統(tǒng)的智能裝置。
【背景技術(shù)】
[0002]在航空航天測控領(lǐng)域和工業(yè)自動化行業(yè)，機器視覺有著廣泛的應(yīng)用，機器視覺的信息來源于相機或熱像儀等探測設(shè)備，這類設(shè)備在實驗室調(diào)試階段也是必不可少的。但是熱像儀或者某種特殊相機都有使用壽命的限制，地面調(diào)試階段過長，會影響設(shè)備在軌使用壽命。同時當(dāng)各分系統(tǒng)并行調(diào)試時對相機的使用需求會導(dǎo)致時間上的沖突，影響研制進度。另外在預(yù)研階段，相機或熱像儀還處于采購階段，尚未交付使用，此時因缺乏相機的支持，整個系統(tǒng)研制進度會遲滯。

【發(fā)明內(nèi)容】

[0003]本實用新型的目的在于對上述問題加以解決，提供一種結(jié)構(gòu)設(shè)計合理、功能完善、操作方便的能產(chǎn)生所需各種格式相機數(shù)據(jù)的裝置。
[0004]為實現(xiàn)上述實用新型目的而采用的技術(shù)解決方案是: [0005]一種能產(chǎn)生各種格式相機數(shù)據(jù)的裝置，其特殊之處在于:包括FPGA系統(tǒng)模塊、第一數(shù)據(jù)編碼芯片、第二數(shù)據(jù)編碼芯片、第三數(shù)據(jù)編碼芯片、第一 cameralink接口、第二cameralink接口、電源模塊、復(fù)位電路、系統(tǒng)時鐘、FPGA系統(tǒng)配置電路及接受外同步解碼電路，F(xiàn)PGA系統(tǒng)模塊與第一數(shù)據(jù)編碼芯片、第二數(shù)據(jù)編碼芯片、第三數(shù)據(jù)編碼芯片分別相連；第二數(shù)據(jù)編碼芯片、第三數(shù)據(jù)編碼芯片的輸出端與第二 cameralink接口連接，第一數(shù)據(jù)編碼芯片的輸出端與第一 cameralink接口連接，電源模塊、復(fù)位電路、系統(tǒng)時鐘、FPGA系統(tǒng)配置電路及接受外同步解碼電路的輸出端均與FPGA系統(tǒng)模塊連接，復(fù)位電路的輸出端還與第一數(shù)據(jù)編碼芯片、第二數(shù)據(jù)編碼芯片、第三數(shù)據(jù)編碼芯片連接。
[0006]上述第一數(shù)據(jù)編碼芯片、第二數(shù)據(jù)編碼芯片、第三數(shù)據(jù)編碼芯片均選用DS90CR287AMTD。
[0007]上述電源模塊包括芯片LT1764和芯片MIC49300，芯片LT1764將外接5V電壓轉(zhuǎn)化為3.3V電壓，芯片MIC49300將3.3V電壓轉(zhuǎn)化為1.2V。
[0008]上述復(fù)位電路選用MP811復(fù)位芯片，MP811復(fù)位芯片接收復(fù)位信號后將復(fù)位電平傳遞給FPGA系統(tǒng)模塊、第一數(shù)據(jù)編碼芯片、第二數(shù)據(jù)編碼芯片和第三數(shù)據(jù)編碼芯片。
[0009]上述FPGA系統(tǒng)配置電路為FPGA系統(tǒng)模塊提供配置數(shù)據(jù)，選用EPCS4SI8芯片。
[0010]上述接受外同步解碼電路選用兩片MAX3485芯片，兩片MAX3485芯片分別接收外同差分信號，并轉(zhuǎn)換為TTL電平信號后送給FPGA系統(tǒng)模塊，同步系統(tǒng)生成數(shù)據(jù)。
[0011]一種能產(chǎn)生各種格式相機數(shù)據(jù)的方法，其特殊之處在于:包括以下步驟:
[0012]I】能產(chǎn)生各種格式相機數(shù)據(jù)的裝置上電后，接受外同步解碼電路判斷是否有外同步信號；[0013]如果有外同步信號，F(xiàn)PGA系統(tǒng)模塊采集外同步時鐘作為能產(chǎn)生各種格式相機數(shù)據(jù)的裝置的時鐘信號；
[0014]如果沒有外同步信號，F(xiàn)PGA系統(tǒng)模塊采集系統(tǒng)時鐘作為能產(chǎn)生各種格式相機數(shù)據(jù)的裝置的時鐘信號；
[0015]2】FPGA系統(tǒng)模塊判斷要產(chǎn)生哪種像素的相機數(shù)據(jù)，相機數(shù)據(jù)的像素為m*n ；
[0016]3】FPGA系統(tǒng)模塊對步驟I】獲得的時鐘信號進行計數(shù)，生成幀頻信號；在幀頻信號的上升沿，使行有效信號LVAL由低電平變成高電平，然后對時鐘信號從I開始計數(shù)；
[0017]4】當(dāng)步驟3】中時鐘信號的計數(shù)值達到m/10時，行有效信號LVAL變低；
[0018]5】延時若干個時鐘后重新使行有效信號LVAL由低電平變成高電平，然后對時鐘信號從I開始計數(shù)；
[0019]6】當(dāng)步驟5】中時鐘信號的達到m/10時，行有效信號LVAL變低；以LVAL的下降沿作為觸發(fā)信號對行有效信號LVAL進行一次計數(shù)；
[0020]7】重復(fù)步驟6】，當(dāng)行有效信號計數(shù)到η次時，行有效信號LVAL和幀有效信號FVAL同時變成低電平，一幀圖像生成結(jié)束。
[0021]本實用新型具有的有益效果如下所述:
[0022]一、能為測控系統(tǒng)提供各種格式相機數(shù)據(jù)，加快調(diào)試進度，延長相機使用壽命。
[0023]二、可以避免各分系統(tǒng)因相機使用時間沖突，避免系統(tǒng)研制進度的滯后。
[0024]三、可以在產(chǎn)品預(yù)研階段投入使用，加快產(chǎn)品研制進度。
【專利附圖】

【附圖說明】
[0025]圖1是本實用新型的電路結(jié)構(gòu)原理圖。
[0026]圖2是FPGA系統(tǒng)模塊生成相機數(shù)據(jù)的方法流程圖。
【具體實施方式】
[0027]參見附圖1，本實用新型包括用于產(chǎn)生各種格式相機數(shù)據(jù)的FPGA系統(tǒng)模塊、第一數(shù)據(jù)編碼芯片、第二數(shù)據(jù)編碼芯片、第三數(shù)據(jù)編碼芯片、第一 cameralink接口、第二cameralink接口、電源模塊、復(fù)位電路、系統(tǒng)時鐘、FPGA系統(tǒng)配置電路及接受外同步解碼電路，F(xiàn)PGA系統(tǒng)模塊通過FPGA普通I/O與第一數(shù)據(jù)編碼芯片、第二數(shù)據(jù)編碼芯片、第三數(shù)據(jù)編碼芯片分別相連，傳遞數(shù)據(jù)及像素時鐘；第二、第三數(shù)據(jù)編碼芯片的輸出端與第二cameralink接口連接,第一數(shù)據(jù)編碼芯片的輸出端與第一 cameralink接口連接，電源模塊、復(fù)位電路、系統(tǒng)時鐘、FPGA系統(tǒng)配置電路及接受外同步解碼電路的輸出端均與FPGA系統(tǒng)模塊連接，復(fù)位電路的輸出端還與第一數(shù)據(jù)編碼芯片、第二數(shù)據(jù)編碼芯片、第三數(shù)據(jù)編碼芯片連接。
[0028]FPGA系統(tǒng)模塊5通過編程實現(xiàn)各種格式相機原始數(shù)據(jù)輸出，對FPGA系統(tǒng)模塊5的編程模式包括AS模式 和JTAG模式。第一數(shù)據(jù)編碼芯片6、第二數(shù)據(jù)編碼芯片7和第三數(shù)據(jù)編碼芯片8三個模塊接收FPGA系統(tǒng)模塊5送入的數(shù)據(jù)，將多路TTL電平的數(shù)據(jù)轉(zhuǎn)化為LVDA差分信號對。第一 cameralink接口、第二 cameralink接口用于傳遞LVDS差分信號,給其他系統(tǒng)提供相機數(shù)據(jù)。FPGA系統(tǒng)模塊5還可發(fā)送指令給第一數(shù)據(jù)編碼芯片6、第二數(shù)據(jù)編碼芯片7和第三數(shù)據(jù)編碼芯片8，關(guān)閉數(shù)據(jù)輸出，使第一數(shù)據(jù)編碼芯片6、第二數(shù)據(jù)編碼芯片7和第三數(shù)據(jù)編碼芯片8進入休眠狀態(tài)。
[0029]第一數(shù)據(jù)編碼芯片、第二數(shù)據(jù)編碼芯片、第三數(shù)據(jù)編碼芯片選用DS90CR287AMTD。
[0030]電源模塊I選用兩個芯片，芯片LT1764將外接5V電壓轉(zhuǎn)化為3.3V電壓，芯片MIC49300將3.3V電壓轉(zhuǎn)化為1.2V，兩種電壓分別為各芯片提供直流電壓。
[0031]復(fù)位電路2提供整個裝置復(fù)位信號，復(fù)位電路選用MP811復(fù)位芯片，MP811接收復(fù)位信號后將復(fù)位電平可靠傳遞給FPGA系統(tǒng)模塊5、第一數(shù)據(jù)編碼芯片6、第二數(shù)據(jù)編碼芯片7和第三數(shù)據(jù)編碼芯片8。
[0032]FPGA系統(tǒng)配置電路3為FPGA系統(tǒng)模塊提供配置數(shù)據(jù)，其選用EPCS4SI8芯片，保存FPGA配置數(shù)據(jù)，上電自動加載配置數(shù)據(jù)。
[0033]接受外同步解碼電路4選用兩片MAX3485芯片，分別接收外同差分信號，并轉(zhuǎn)換為TTL電平信號后送給FPGA系統(tǒng)模塊5，同步系統(tǒng)生成數(shù)據(jù)。
[0034]系統(tǒng)時鐘10為整個系統(tǒng)提供50M的時鐘信號，系統(tǒng)時鐘選用有源晶振。
[0035]第一cameralink 接口為 MDR26 接口(BASE)、第二 cameralink 接口為 MDR26 接口(FULL), MRD26接口選用3M公司生產(chǎn)的MDR26接口。 [0036]實際工作中，通過對FPGA系統(tǒng)模塊5編程，實現(xiàn)各種格式相機數(shù)據(jù)的輸出，F(xiàn)PGA系統(tǒng)模塊5將TTL電平相機數(shù)據(jù)送給第一數(shù)據(jù)編碼芯片6、第二數(shù)據(jù)編碼芯片7和第三數(shù)據(jù)編碼芯片8,經(jīng)過編碼后變成差分信號對送給c第一 cameralink接口或第二 cameralink接口，完成相機數(shù)據(jù)的產(chǎn)生和編碼。
[0037]本實用新型能提供的相機數(shù)據(jù)格式包括:圖像規(guī)格為320*256、640*512、1280*1024等，像素時鐘為60M-150M可調(diào)，幀頻100_500Ηζ幀/s可調(diào)。
[0038]圖2是FPGA系統(tǒng)模塊生成相機數(shù)據(jù)的方法流程圖。以生成320*256像素的圖像為例，F(xiàn)PGA系統(tǒng)模塊生成相機數(shù)據(jù)的方法，包括以下步驟:
[0039]I】能產(chǎn)生各種格式相機數(shù)據(jù)的裝置上電后，接受外同步解碼電路判斷是否有外同步號；
[0040]如果有外同步信號，F(xiàn)PGA系統(tǒng)模塊采集外同步時鐘作為能產(chǎn)生各種格式相機數(shù)據(jù)的裝置的時鐘信號；
[0041]如果沒有外同步信號，F(xiàn)PGA系統(tǒng)模塊采集系統(tǒng)時鐘作為能產(chǎn)生各種格式相機數(shù)據(jù)的裝置的時鐘信號；
[0042]2】FPGA系統(tǒng)模塊判斷要產(chǎn)生哪種像素的相機數(shù)據(jù)，相機數(shù)據(jù)的像素為320*256 ；
[0043]3】FPGA系統(tǒng)模塊對步驟I】獲得的時鐘信號進行計數(shù)，生成幀頻信號；在幀頻信號的上升沿，使行有效信號LVAL由低電平變成高電平，然后對時鐘信號從I開始計數(shù)；
[0044]4】當(dāng)步驟3】中時鐘信號的計數(shù)值達到32時，行有效信號LVAL變低；
[0045]5】延時若干個時鐘后重新使行有效信號LVAL由低電平變成高電平，然后對時鐘信號從I開始計數(shù)；
[0046]6】當(dāng)步驟5】中時鐘信號的達到32時，行有效信號LVAL變低；以LVAL的下降沿作為觸發(fā)信號對行有效信號LVAL進行一次計數(shù)；
[0047]7】重復(fù)步驟6】，當(dāng)行有效信號計數(shù)到256次時，行有效信號LVAL和幀有效信號FVAL同時變成低電平，一幀圖像生成結(jié)束。
【權(quán)利要求】
1.一種能產(chǎn)生各種格式相機數(shù)據(jù)的裝置，其特征在于:包括FPGA系統(tǒng)模塊、第一數(shù)據(jù)編碼芯片、第二數(shù)據(jù)編碼芯片、第三數(shù)據(jù)編碼芯片、第一 cameralink接口、第二 cameralink接口、電源模塊、復(fù)位電路、系統(tǒng)時鐘、FPGA系統(tǒng)配置電路及接受外同步解碼電路，F(xiàn)PGA系統(tǒng)模塊與第一數(shù)據(jù)編碼芯片、第二數(shù)據(jù)編碼芯片、第三數(shù)據(jù)編碼芯片分別相連；第二數(shù)據(jù)編碼芯片、第三數(shù)據(jù)編碼芯片的輸出端與第二 cameralink接口連接，第一數(shù)據(jù)編碼芯片的輸出端與第一 cameralink接口連接，電源模塊、復(fù)位電路、系統(tǒng)時鐘、FPGA系統(tǒng)配置電路及接受外同步解碼電路的輸出端均與FPGA系統(tǒng)模塊連接，復(fù)位電路的輸出端還與第一數(shù)據(jù)編碼芯片、第二數(shù)據(jù)編碼芯片、第三數(shù)據(jù)編碼芯片連接。
2.根據(jù)權(quán)利要求1所述的一種能產(chǎn)生各種格式相機數(shù)據(jù)的裝置，其特征在于:第一數(shù)據(jù)編碼芯片、第二數(shù)據(jù)編碼芯片、第三數(shù)據(jù)編碼芯片均選用DS90CR287AMTD。
3.根據(jù)權(quán)利要求1所述的一種能產(chǎn)生各種格式相機數(shù)據(jù)的裝置，其特征在于:電源模塊包括芯片LT1764和芯片MIC49300，芯片LT1764將外接5V電壓轉(zhuǎn)化為3.3V電壓，芯片MIC49300將3.3V電壓轉(zhuǎn)化為1.2V。
4.根據(jù)權(quán)利要求1所述的一種能產(chǎn)生各種格式相機數(shù)據(jù)的裝置，其特征在于:復(fù)位電路選用頂P811復(fù)位芯片，MP811復(fù)位芯片接收復(fù)位信號后將復(fù)位電平傳遞給FPGA系統(tǒng)模塊、第一數(shù)據(jù)編碼芯片、第二數(shù)據(jù)編碼芯片和第三數(shù)據(jù)編碼芯片。
5.根據(jù)權(quán)利要求1所述的一種能產(chǎn)生各種格式相機數(shù)據(jù)的裝置，其特征在于=FPGA系統(tǒng)配置電路為FPGA系統(tǒng)模塊提供配置數(shù)據(jù)，選用EPCS4SI8芯片。
6.根據(jù)權(quán)利要求1所述的一種能產(chǎn)生各種格式相機數(shù)據(jù)的裝置，其特征在于:接受外同步解碼電路選用兩片MAX3485芯片，兩片MAX3485芯片分別接收外同差分信號，并轉(zhuǎn)換為TTL電平信號后送給FPGA系統(tǒng)模塊，同步系統(tǒng)生成數(shù)據(jù)。
【文檔編號】G06F17/50GK203759703SQ201420030767
【公開日】2014年8月6日 申請日期:2014年1月17日 優(yōu)先權(quán)日:2014年1月17日
【發(fā)明者】劉波, 郭高, 丁璐, 田廣元, 陳二瑞 申請人:中國科學(xué)院西安光學(xué)精密機械研究所