一種多處理器系統(tǒng)及多處理系統(tǒng)的全互連方法
【專利摘要】本發(fā)明提供一種多處理器系統(tǒng)及多處理器系統(tǒng)的全互連方法，多處理器系統(tǒng)包括：兩個(gè)以上的最小邏輯單元，每一個(gè)最小邏輯單元的兩側(cè)分別連接有對(duì)應(yīng)于該最小邏輯單元的協(xié)處理器；所述最小邏輯單元包括至少一路計(jì)算模塊，每一路計(jì)算模塊包括兩個(gè)相互連接的中央處理器CPU；每一路計(jì)算模塊分別與自身所在最小邏輯單元兩側(cè)對(duì)應(yīng)的協(xié)處理器相連，且位于各個(gè)最小邏輯單元同一側(cè)的各個(gè)協(xié)處理器相連，實(shí)現(xiàn)任意兩個(gè)所述最小邏輯單元中CPU的連接。根據(jù)上述方案，通過將位于最小邏輯單元同一側(cè)的各個(gè)協(xié)處理器實(shí)現(xiàn)了任意兩個(gè)最小邏輯單元中CPU的連接，從而減少了任意兩個(gè)最小邏輯單元中CPU之間的跳步，提高了CPU的通信效率。
【專利說明】一種多處理器系統(tǒng)及多處理系統(tǒng)的全互連方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及計(jì)算機(jī)【技術(shù)領(lǐng)域】，特別涉及一種多處理器系統(tǒng)及多處理器系統(tǒng)的全互連方法。

【背景技術(shù)】
[0002]隨著計(jì)算機(jī)技術(shù)的飛速發(fā)展，為了滿足經(jīng)濟(jì)社會(huì)發(fā)展的需要，高性能的計(jì)算機(jī)系統(tǒng)成為制約社會(huì)發(fā)展的關(guān)鍵因素。金融、電信等關(guān)鍵領(lǐng)域?qū)τ?jì)算機(jī)系統(tǒng)的性能要求極高，因此需要構(gòu)建多處理器系統(tǒng)以實(shí)現(xiàn)各個(gè)領(lǐng)域的性能要求。
[0003]目前，多處理器系統(tǒng)中各個(gè)中央處理器(CPU)之間相互連接，當(dāng)多處理器系統(tǒng)中的任意兩個(gè)CPU之間相互通信時(shí)，需要根據(jù)該相互通信的兩個(gè)CPU的連接關(guān)系，進(jìn)行多個(gè)跳步才能實(shí)現(xiàn)，導(dǎo)致CPU之間相互通信的效率較低。


【發(fā)明內(nèi)容】

[0004]本發(fā)明提供一種多處理器系統(tǒng)及多處理器系統(tǒng)的全互連方法，以解決現(xiàn)有技術(shù)中CPU之間相互通信時(shí)效率較低的問題。
[0005]本發(fā)明實(shí)施例提供了一種多處理器系統(tǒng)，包括:兩個(gè)以上的最小邏輯單元，每一個(gè)最小邏輯單元的兩側(cè)分別連接有對(duì)應(yīng)于該最小邏輯單元的協(xié)處理器；所述最小邏輯單元包括至少一路計(jì)算模塊，每一路計(jì)算模塊包括兩個(gè)相互連接的中央處理器CPU ;
其中，每一路計(jì)算模塊分別與自身所在最小邏輯單元兩側(cè)對(duì)應(yīng)的協(xié)處理器相連，且位于各個(gè)最小邏輯單元同一側(cè)的各個(gè)協(xié)處理器相連，實(shí)現(xiàn)任意兩個(gè)所述最小邏輯單元中CPU的連接。
[0006]優(yōu)選地，包括8個(gè)最小邏輯單元；
在位于所述8個(gè)最小邏輯單元的同一側(cè)，對(duì)應(yīng)于所述8個(gè)最小邏輯單元的8個(gè)協(xié)處理器兩兩連接。
[0007]優(yōu)選地，包括16個(gè)最小邏輯單元；
在位于所述16個(gè)最小邏輯單元的同一側(cè)，對(duì)應(yīng)于該16個(gè)最小邏輯單元的16個(gè)協(xié)處理器分別位于兩個(gè)分組內(nèi)，每個(gè)分組包括8個(gè)協(xié)處理器，位于同一分組的8個(gè)協(xié)處理器兩兩連接，且一個(gè)分組中的協(xié)處理器與另一個(gè)分組中的協(xié)處理器一一對(duì)應(yīng)連接。
[0008]優(yōu)選地，所述最小邏輯單元包括兩路計(jì)算模塊，其中一路計(jì)算模塊中的CPU與另一路計(jì)算模塊中的CPU —一對(duì)應(yīng)連接。
[0009]本發(fā)明實(shí)施例還提供了一種多處理器系統(tǒng)的全互連方法，應(yīng)用于上述的多處理器系統(tǒng)，所述多處理器系統(tǒng)包括:兩個(gè)以上的最小邏輯單元，每一個(gè)最小邏輯單元的兩側(cè)分別連接有對(duì)應(yīng)于該最小邏輯單元的協(xié)處理器；所述最小邏輯單元包括至少一路計(jì)算模塊，每一路計(jì)算模塊包括兩個(gè)相互連接的中央處理器CPU;所述全互連方法包括:
將每一路計(jì)算模塊分別與該路計(jì)算模塊所在最小邏輯單元兩側(cè)對(duì)應(yīng)的協(xié)處理器相連; 將位于各個(gè)最小邏輯單元同一側(cè)的各個(gè)協(xié)處理器相連，以實(shí)現(xiàn)任意兩個(gè)所述最小邏輯單元中的CPU相連。
[0010]優(yōu)選地，所述將位于各個(gè)最小邏輯單元同一側(cè)的各個(gè)協(xié)處理器相連，包括:
在所述多處理器系統(tǒng)包括8個(gè)最小邏輯單元時(shí)，將位于所述8個(gè)最小邏輯單元同一側(cè)，對(duì)應(yīng)于所述8個(gè)最小邏輯單元的8個(gè)協(xié)處理器進(jìn)行兩兩相連。
[0011]優(yōu)選地，所述將位于各個(gè)最小邏輯單元同一側(cè)的各個(gè)協(xié)處理器相連，包括:
在所述多處理器系統(tǒng)包括16個(gè)最小邏輯單元時(shí)，將位于所述16個(gè)最小邏輯單元同一偵牝?qū)?yīng)于所述16個(gè)最小邏輯單元的16個(gè)協(xié)處理器分成兩個(gè)分組，其中，每個(gè)分組包括8個(gè)協(xié)處理器；
將位于同一分組的8個(gè)協(xié)處理器進(jìn)行兩兩相連，以及將一個(gè)分組中的協(xié)處理器與另一個(gè)分組中的協(xié)處理器一一對(duì)應(yīng)相連。
[0012]優(yōu)選地，進(jìn)一步包括:
在所述最小邏輯單元包括兩路計(jì)算模塊時(shí)，將一路計(jì)算模塊中的CPU與另一路計(jì)算模塊中的CPU——對(duì)應(yīng)連接。
[0013]本發(fā)明實(shí)施例提供了一種多處理器系統(tǒng)及多處理器系統(tǒng)的全互連方法，該多處理器系統(tǒng)包括兩個(gè)以上的最小邏輯單元，每一個(gè)最小邏輯單元的兩側(cè)分別連接有對(duì)應(yīng)于該最小邏輯單元的協(xié)處理器，通過將位于最小邏輯單元同一側(cè)的各個(gè)協(xié)處理器實(shí)現(xiàn)了任意兩個(gè)最小邏輯單元中CPU的連接，從而減少了任意兩個(gè)最小邏輯單元中CPU之間的跳步，提高了CPU的通信效率。

【專利附圖】

【附圖說明】
[0014]圖1是本發(fā)明實(shí)施例提供的多處理器系統(tǒng)結(jié)構(gòu)示意圖；
圖2是本發(fā)明實(shí)施例提供的單側(cè)8個(gè)協(xié)議處理器的連接關(guān)系示意圖；
圖3是本發(fā)明實(shí)施例提供的單側(cè)16個(gè)協(xié)議處理器的連接關(guān)系示意圖；
圖4是本發(fā)明實(shí)施例提供的多處理器系統(tǒng)的全互連方法流程圖。

【具體實(shí)施方式】
[0015]下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述。顯然，所描述的實(shí)施例僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。
[0016]為了解決現(xiàn)有技術(shù)的缺點(diǎn)，本發(fā)明考慮到多個(gè)處理器能夠共享內(nèi)存的特點(diǎn)，以及考慮到多處理器系統(tǒng)隨著系統(tǒng)規(guī)模增大，擴(kuò)展系統(tǒng)性能的線性增長(zhǎng)的需求，如圖1所示，本發(fā)明實(shí)施例提供了一種多處理器系統(tǒng)，該多處理器系統(tǒng)可以包括:
兩個(gè)以上的最小邏輯單元10，每一個(gè)最小邏輯單元10的兩側(cè)分別連接有對(duì)應(yīng)于該最小邏輯單元10的協(xié)處理器(cc，coprocessor)ii，其中，多處理器系統(tǒng)是以各個(gè)最小邏輯單元10為中心的對(duì)稱結(jié)構(gòu)。最小邏輯單元10包括至少一路計(jì)算模塊12，每一路計(jì)算模塊12包括兩個(gè)相互連接的中央處理器；每一路計(jì)算模塊12分別與自身所在最小邏輯單元10兩側(cè)對(duì)應(yīng)的協(xié)處理器11相連，且位于各個(gè)最小邏輯單元10同一側(cè)的各個(gè)協(xié)處理器11相連，實(shí)現(xiàn)任意兩個(gè)最小邏輯單元10中CPU的連接。其中，各個(gè)最小邏輯單元10兩側(cè)的各個(gè)協(xié)處理器11的連接關(guān)系相同。
[0017]在圖1中，僅示出了兩個(gè)最小邏輯單元10，且每個(gè)最小邏輯單元10中包括兩路計(jì)算模塊12，每一路計(jì)算模塊12包括兩個(gè)相互連接的中央處理器(CPU，Central ProcessingUnit)。
[0018]其中，每個(gè)最小邏輯單元10中包括的兩路計(jì)算模塊12之間的連接關(guān)系是:一路計(jì)算模塊12與另一路計(jì)算模塊12中的CPU—一對(duì)應(yīng)連接。從而保證了每個(gè)最小邏輯單元10中的所有CPU能夠直接或間接連接。另外，在每個(gè)最小邏輯單元10中還包括:獨(dú)立的計(jì)算資源、內(nèi)存資源與I/O資源。最小邏輯單元10中的所有CPU共享這些資源，從而實(shí)現(xiàn)每個(gè)最小邏輯單元10獨(dú)立運(yùn)行的操作系統(tǒng)。
[0019]在本實(shí)施例中，為了保證各個(gè)最小邏輯單元10之間的CPU能夠通信，將各個(gè)最小邏輯單元10同一側(cè)的各個(gè)協(xié)處理器11通過內(nèi)部高速互連網(wǎng)絡(luò)相連，用于維護(hù)多處理器系統(tǒng)的cache —致性，
在本實(shí)施例中，多處理器系統(tǒng)為一個(gè)緊耦合形式，即當(dāng)每次擴(kuò)展時(shí)，需要對(duì)各個(gè)最小邏輯單元10兩側(cè)的協(xié)處理器的連接關(guān)系進(jìn)行改變。
[0020]其中，由于每個(gè)最小邏輯單元10中包括4個(gè)CPU，在多處理器系統(tǒng)中包括8個(gè)最小邏輯單元時(shí)，為多處理器系統(tǒng)擴(kuò)展至32路系統(tǒng)。如圖2所示，為8個(gè)最小邏輯單元10同一側(cè)的各個(gè)協(xié)處理器11的連接關(guān)系示意圖。該連接關(guān)系為:在位于8個(gè)最小邏輯單元10的同一側(cè)，對(duì)應(yīng)于所述8個(gè)最小邏輯單元10的8個(gè)協(xié)處理器11兩兩連接，即任一個(gè)協(xié)處理器11分別與另外7個(gè)協(xié)處理器11相連，從而保障了系統(tǒng)性能。由于最小處理器單元10兩側(cè)的協(xié)處理器11沒有訪問的需要，因此8個(gè)最小邏輯單元10兩側(cè)的協(xié)處理器11不相連。
[0021]其中，在多處理器系統(tǒng)中包括16個(gè)最小邏輯單元時(shí)，多處理器系統(tǒng)擴(kuò)展至64路系統(tǒng)。如圖3所示，為16個(gè)最小邏輯單元10同一側(cè)的各個(gè)協(xié)處理器11的連接關(guān)系示意圖。該連接關(guān)系為:在位于所述16個(gè)最小邏輯單元的同一側(cè)，對(duì)應(yīng)于該16個(gè)最小邏輯單元的16個(gè)協(xié)處理器分別位于兩個(gè)分組內(nèi)，如分組一和分組二，分組一和分組二分部包括8個(gè)協(xié)處理器，分組一中的8個(gè)協(xié)處理器兩兩連接，該兩兩連接的示意圖如圖2所示，以及分組二中的8個(gè)協(xié)處理器兩兩連接，該兩兩連接的示意圖如圖2所示。且一個(gè)分組中的協(xié)處理器與另一個(gè)分組中的協(xié)處理器一一對(duì)應(yīng)連接。例如，分組一中的8個(gè)協(xié)處理器的編號(hào)為100、110、120、……170，分組二的8個(gè)協(xié)處理器的編號(hào)為200、210、220……270，那么分組一和分組二中的連接關(guān)系為如圖3所示，協(xié)處理器100與協(xié)處理器200相連，協(xié)處理器110與協(xié)處理器210相連，協(xié)處理器120與協(xié)處理器220相連，……，協(xié)處理170與協(xié)處理器270相連。由于最小處理器單元10兩側(cè)的協(xié)處理器11沒有訪問的需要，因此16個(gè)最小邏輯單元10兩側(cè)的協(xié)處理器11不相連。
[0022]根據(jù)上述方案，該多處理器系統(tǒng)包括兩個(gè)以上的最小邏輯單元，每一個(gè)最小邏輯單元的兩側(cè)分別連接有對(duì)應(yīng)于該最小邏輯單元的協(xié)處理器，通過將位于最小邏輯單元同一側(cè)的各個(gè)協(xié)處理器實(shí)現(xiàn)了任意兩個(gè)最小邏輯單元中CPU的連接，從而減少了任意兩個(gè)最小邏輯單元中CPU之間的跳步，提高了 CPU的通信效率。
[0023]如圖4所示，本發(fā)明實(shí)施例還提供了一種多處理器系統(tǒng)的全互連方法，應(yīng)用于上述多處理器系統(tǒng)，所述多處理器系統(tǒng)包括:兩個(gè)以上的最小邏輯單元，每一個(gè)最小邏輯單元的兩側(cè)分別連接有對(duì)應(yīng)于該最小邏輯單元的協(xié)處理器；所述最小邏輯單元包括至少一路計(jì)算模塊，每一路計(jì)算模塊包括兩個(gè)相互連接的中央處理器CPU;所述全互連方法包括:
步驟401:將每一路計(jì)算模塊分別與該路計(jì)算模塊所在最小邏輯單元兩側(cè)對(duì)應(yīng)的協(xié)處理器相連；
步驟402:將位于各個(gè)最小邏輯單元同一側(cè)的各個(gè)協(xié)處理器相連，以實(shí)現(xiàn)任意兩個(gè)所述最小邏輯單元中的CPU相連。
[0024]所述將位于各個(gè)最小邏輯單元同一側(cè)的各個(gè)協(xié)處理器相連，包括:在所述多處理器系統(tǒng)包括8個(gè)最小邏輯單元時(shí)，將位于所述8個(gè)最小邏輯單元同一側(cè)，對(duì)應(yīng)于所述8個(gè)最小邏輯單元的8個(gè)協(xié)處理器進(jìn)行兩兩相連。
[0025]所述將位于各個(gè)最小邏輯單元同一側(cè)的各個(gè)協(xié)處理器相連，包括:在所述多處理器系統(tǒng)包括16個(gè)最小邏輯單元時(shí)，將位于所述16個(gè)最小邏輯單元同一側(cè)，對(duì)應(yīng)于所述16個(gè)最小邏輯單元的16個(gè)協(xié)處理器分成兩個(gè)分組，其中，每個(gè)分組包括8個(gè)協(xié)處理器；
將位于同一分組的8個(gè)協(xié)處理器進(jìn)行兩兩相連，以及將一個(gè)分組中的協(xié)處理器與另一個(gè)分組中的協(xié)處理器一一對(duì)應(yīng)相連。
[0026]進(jìn)一步包括:
在所述最小邏輯單元包括兩路計(jì)算模塊時(shí)，將一路計(jì)算模塊中的CPU與另一路計(jì)算模塊中的CPU——對(duì)應(yīng)連接。
[0027]以上所述僅為本發(fā)明的較佳實(shí)施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明保護(hù)的范圍之內(nèi)。
【權(quán)利要求】
1.一種多處理器系統(tǒng)，其特征在于，包括:兩個(gè)以上的最小邏輯單元，每一個(gè)最小邏輯單元的兩側(cè)分別連接有對(duì)應(yīng)于該最小邏輯單元的協(xié)處理器；所述最小邏輯單元包括至少一路計(jì)算模塊，每一路計(jì)算模塊包括兩個(gè)相互連接的中央處理器CPU; 其中，每一路計(jì)算模塊分別與自身所在最小邏輯單元兩側(cè)對(duì)應(yīng)的協(xié)處理器相連，且位于各個(gè)最小邏輯單元同一側(cè)的各個(gè)協(xié)處理器相連，實(shí)現(xiàn)任意兩個(gè)所述最小邏輯單元中CPU的連接。
2.根據(jù)權(quán)利要求1所述的多處理器系統(tǒng)，其特征在于，包括8個(gè)最小邏輯單元； 在位于所述8個(gè)最小邏輯單元的同一側(cè)，對(duì)應(yīng)于所述8個(gè)最小邏輯單元的8個(gè)協(xié)處理器兩兩連接。
3.根據(jù)權(quán)利要求1所述的多處理器系統(tǒng)，其特征在于，包括16個(gè)最小邏輯單元； 在位于所述16個(gè)最小邏輯單元的同一側(cè)，對(duì)應(yīng)于該16個(gè)最小邏輯單元的16個(gè)協(xié)處理器分別位于兩個(gè)分組內(nèi)，每個(gè)分組包括8個(gè)協(xié)處理器，位于同一分組的8個(gè)協(xié)處理器兩兩連接，且一個(gè)分組中的協(xié)處理器與另一個(gè)分組中的協(xié)處理器一一對(duì)應(yīng)連接。
4.根據(jù)權(quán)利要求1至3中任一所述的多處理器系統(tǒng)，其特征在于，所述最小邏輯單元包括兩路計(jì)算模塊，其中一路計(jì)算模塊中的CPU與另一路計(jì)算模塊中的CPU —一對(duì)應(yīng)連接。
5.一種多處理器系統(tǒng)的全互連方法，其特征在于，應(yīng)用于上述權(quán)利要求1至4中任一所述的多處理器系統(tǒng)，所述多處理器系統(tǒng)包括:兩個(gè)以上的最小邏輯單元，每一個(gè)最小邏輯單元的兩側(cè)分別連接有對(duì)應(yīng)于該最小邏輯單元的協(xié)處理器；所述最小邏輯單元包括至少一路計(jì)算模塊，每一路計(jì)算模塊包括兩個(gè)相互連接的中央處理器CPU;所述全互連方法包括: 將每一路計(jì)算模塊分別與該路計(jì)算模塊所在最小邏輯單元兩側(cè)對(duì)應(yīng)的協(xié)處理器相連； 將位于各個(gè)最小邏輯單元同一側(cè)的各個(gè)協(xié)處理器相連，以實(shí)現(xiàn)任意兩個(gè)所述最小邏輯單元中的CPU相連。
6.根據(jù)權(quán)利要求5所述的全互連方法，其特征在于，所述將位于各個(gè)最小邏輯單元同一側(cè)的各個(gè)協(xié)處理器相連，包括: 在所述多處理器系統(tǒng)包括8個(gè)最小邏輯單元時(shí)，將位于所述8個(gè)最小邏輯單元同一側(cè)，對(duì)應(yīng)于所述8個(gè)最小邏輯單元的8個(gè)協(xié)處理器進(jìn)行兩兩相連。
7.根據(jù)權(quán)利要求5所述的全互連方法，其特征在于，所述將位于各個(gè)最小邏輯單元同一側(cè)的各個(gè)協(xié)處理器相連，包括: 在所述多處理器系統(tǒng)包括16個(gè)最小邏輯單元時(shí)，將位于所述16個(gè)最小邏輯單元同一偵牝?qū)?yīng)于所述16個(gè)最小邏輯單元的16個(gè)協(xié)處理器分成兩個(gè)分組，其中，每個(gè)分組包括8個(gè)協(xié)處理器； 將位于同一分組的8個(gè)協(xié)處理器進(jìn)行兩兩相連，以及將一個(gè)分組中的協(xié)處理器與另一個(gè)分組中的協(xié)處理器一一對(duì)應(yīng)相連。
8.根據(jù)權(quán)利要求5所述的全互連方法，其特征在于，進(jìn)一步包括: 在所述最小邏輯單元包括兩路計(jì)算模塊時(shí)，將一路計(jì)算模塊中的CPU與另一路計(jì)算模塊中的CPU——對(duì)應(yīng)連接。
【文檔編號(hào)】G06F15/173GK104462009SQ201410801282
【公開日】2015年3月25日 申請(qǐng)日期:2014年12月22日 優(yōu)先權(quán)日:2014年12月22日
【發(fā)明者】王恩東, 胡雷鈞, 李仁剛 申請(qǐng)人:浪潮電子信息產(chǎn)業(yè)股份有限公司