一種基于板級高速總線的綜合信息集成處理系統(tǒng)的制作方法
【專利摘要】一種基于板級高速總線的綜合信息集成處理系統(tǒng)，采用VPX總線架構(gòu)，由一體化機(jī)箱、互聯(lián)模塊、電源模塊、接口模塊、主控模塊和功能模塊組成。該綜合信息集成處理系統(tǒng)根據(jù)任務(wù)目標(biāo)不同，安裝不同類型的主控模塊和功能模塊，實(shí)現(xiàn)任務(wù)執(zhí)行前的基于VPX架構(gòu)的硬件快速重構(gòu)。
【專利說明】一種基于板級高速總線的綜合信息集成處理系統(tǒng)

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種基于板級高速總線的綜合信息集成處理系統(tǒng)，屬于信息【技術(shù)領(lǐng)域】。

【背景技術(shù)】
[0002]傳統(tǒng)的綜合信息集成處理系統(tǒng)多采用CPCI總線與FPGA+DSP芯片組成并行處理系統(tǒng)，通常需要結(jié)合實(shí)際需求和性能指標(biāo)自主設(shè)計(jì)一套集CPCI總線與FPGA、DSP等高速芯片于一體的專用系統(tǒng)，模塊化和通用化水平較低，對外接口的標(biāo)準(zhǔn)不統(tǒng)一。CPCI并行處理系統(tǒng)在各個(gè)應(yīng)用系統(tǒng)中體系結(jié)構(gòu)不同，處理速率比較低(僅支持33MHz/66MHz的工作頻率和32bit/64bit的數(shù)據(jù)位寬)，環(huán)境適應(yīng)性差，一般用于地面處理系統(tǒng)，在環(huán)境條件比較嚴(yán)苛(例如沖擊較大)時(shí)易發(fā)生各種問題。
[0003]目前，航空、航天、電子信息等領(lǐng)域的發(fā)展需要設(shè)計(jì)信號處理、圖像處理、對外通信等多功能一體化的信息集成系統(tǒng)，需要信息集成系統(tǒng)具備統(tǒng)一的體系結(jié)構(gòu)和較高的處理速度，具備模塊化、通用化和功能可重構(gòu)的能力，需要適應(yīng)比較嚴(yán)苛的環(huán)境條件。
[0004]目前國內(nèi)還沒有直接利用VPX架構(gòu)設(shè)計(jì)嚴(yán)苛環(huán)境下綜合信息集成處理系統(tǒng)的報(bào)道，相關(guān)的高速綜合信息處理平臺及其系統(tǒng)設(shè)計(jì)主要是針對地面和機(jī)載設(shè)備，其環(huán)境條件并不嚴(yán)苛，如《VPX架構(gòu)及其模塊在通信系統(tǒng)中的應(yīng)用》一文，采用了 VPX架構(gòu)設(shè)計(jì)某通信設(shè)備，實(shí)現(xiàn)了某種通信算法和數(shù)據(jù)的處理，但該文并未提及設(shè)計(jì)信號處理、圖像處理等多功能一體化信息集成系統(tǒng)，也不具備功能可重構(gòu)的能力，并且其針對的應(yīng)用對象是地面通信設(shè)備。


【發(fā)明內(nèi)容】

[0005]本發(fā)明的技術(shù)解決問題:克服現(xiàn)有技術(shù)的不足，提供了一種基于板級高速總線的綜合信息集成處理系統(tǒng)，可以滿足嚴(yán)苛環(huán)境下信號處理、圖像處理、對外通信等多功能一體化的信息集成需求。
[0006]本發(fā)明的技術(shù)解決方案:
[0007]一種基于板級高速總線的綜合信息集成處理系統(tǒng)，包括:VPX機(jī)箱、電源模塊、互聯(lián)模塊、接口模塊、主控模塊、基帶信號處理模塊、圖像處理模塊、導(dǎo)航處理模塊、射頻模塊和天線。
[0008]VPX機(jī)箱為符合VPX架構(gòu)的金屬導(dǎo)熱方式的標(biāo)準(zhǔn)3U板卡7槽機(jī)箱，電源模塊、互聯(lián)模塊、接口模塊、主控模塊、基帶信號處理模塊、圖像處理模塊、導(dǎo)航處理模塊和射頻模塊裝在VPX機(jī)箱內(nèi)部，電源模塊用于實(shí)現(xiàn)對外部輸入+DC28V到VPX機(jī)箱內(nèi)部所需直流電源的轉(zhuǎn)換，并為其它各模塊提供工作電源及過流、過壓、欠壓保護(hù)。
[0009]接口模塊、主控模塊、基帶信號處理模塊、圖像處理模塊和導(dǎo)航處理模塊通過插槽與互聯(lián)模塊連接，互聯(lián)模塊用于實(shí)現(xiàn)接口模塊、主控模塊、基帶信號處理模塊、圖像處理模塊和導(dǎo)航處理模塊之間的信息交互；射頻模塊也通過插槽與互聯(lián)模塊連接，電源模塊為射頻模塊供電，射頻模塊與其它模塊之間有金屬板隔離，防止電磁干擾。
[0010]接口模塊用于實(shí)現(xiàn)信息交互，基帶信號處理模塊完成基帶信號的擴(kuò)頻調(diào)制和擴(kuò)頻信號的接收解調(diào)，圖像處理模塊完成圖像的壓縮，導(dǎo)航處理模塊將接收到的導(dǎo)航信號進(jìn)行解算得到數(shù)字導(dǎo)航信息。
[0011]當(dāng)執(zhí)行前向指令信息傳輸功能時(shí)，遠(yuǎn)端外部系統(tǒng)向綜合信息集成處理系統(tǒng)發(fā)送的前向指令信息經(jīng)過天線和射頻模塊接收，再通過接口模塊將信息經(jīng)互聯(lián)模塊送到主控模塊，主控模塊對數(shù)據(jù)進(jìn)行解密處理后再經(jīng)過互聯(lián)模塊將數(shù)據(jù)發(fā)送到基帶信號處理模塊和導(dǎo)航處理模塊，基帶信號處理模塊和導(dǎo)航處理模塊將進(jìn)行相應(yīng)處理后的信號再通過接口模塊傳輸至本地外部系統(tǒng)。
[0012]當(dāng)執(zhí)行返向信息傳輸功能時(shí)，本地外部系統(tǒng)的數(shù)據(jù)經(jīng)接口模塊進(jìn)入到綜合信息集成處理系統(tǒng)，接口模塊接收到數(shù)據(jù)后，經(jīng)互聯(lián)模塊送至基帶信號處理模塊和圖像處理模塊，基帶信號處理模塊和圖像處理模塊處理完后的數(shù)據(jù)再送到主控模塊進(jìn)行加密和組幀處理，最后經(jīng)接口模塊將返向數(shù)據(jù)通過射頻模塊和天線發(fā)送至遠(yuǎn)端外部系統(tǒng)。
[0013]所述互聯(lián)模塊上包括7個(gè)提供VPX接口的槽位，第一槽位至第六槽位的結(jié)構(gòu)相同，均包括PO、Pl和P2三部分，第七槽位僅包括PO，第一槽位用于連接接口模塊，第二槽位用于連接主控模塊，第三槽位至第五槽位依次連接基帶信號處理模塊、圖像處理模塊和導(dǎo)航處理模塊，第六槽位為擴(kuò)展槽位，第七槽位連接射頻模塊；P0為各模塊提供電源，各槽位上的Pl部分采用SRapid1總線協(xié)議或I2C總線協(xié)議，各槽位上的P2部分采用以太網(wǎng)通信協(xié)議。
[0014]所述接口模塊包括RS422接口、LVDS接口、1553B接口、以太網(wǎng)口，圖像信息通過LVDS接口傳輸。
[0015]所述主控模塊包括FPGA、CPU、FLASH、DDR3、電源單元、PO接口、P1接口和P2接口。
[0016]電源單元與PO接口連接，為FPGA、CPU、FLASH和DDR3供電，當(dāng)主控模塊處于前向指令信息傳輸狀態(tài)時(shí)，指令信息從P2接口接收，經(jīng)過FPGA進(jìn)行數(shù)據(jù)幀頭和幀長度判斷，將數(shù)據(jù)從數(shù)據(jù)幀中提取，再將提取出的數(shù)據(jù)送到CPU進(jìn)行解密處理，解密處理時(shí)取出存放在FLASH中的預(yù)存密鑰，解密解算過程產(chǎn)生的數(shù)據(jù)通過DDR3進(jìn)行緩存。解密完成后將數(shù)據(jù)通過SRapid1總線送到Pl接口。
[0017]當(dāng)主控模塊處于返向信息傳輸狀態(tài)時(shí)，基帶信號處理模塊和圖像處理模塊處理完后的數(shù)據(jù)從Pl接口接收，經(jīng)過CPU進(jìn)行加密處理，加密處理時(shí)取出存放在FLASH中的預(yù)存密鑰，加密解算過程產(chǎn)生的數(shù)據(jù)通過DDR3進(jìn)行緩存。加密完成后將數(shù)據(jù)送到FPGA，對數(shù)據(jù)進(jìn)行組幀，再將形成數(shù)據(jù)幀的數(shù)據(jù)送到P2接口。
[0018]所述CPU采用PowerPC實(shí)現(xiàn)。
[0019]本發(fā)明與現(xiàn)有技術(shù)相比具有的有益效果是:
[0020](I)本發(fā)明采用模塊化設(shè)計(jì)實(shí)現(xiàn)系統(tǒng)的靈活配置，采用總線方式實(shí)現(xiàn)了即插即用及系統(tǒng)的一體化設(shè)計(jì)，基于本設(shè)計(jì)方法開發(fā)的系統(tǒng)具有可擴(kuò)展性，具有多種應(yīng)用模式，對外接口包括RS422接口、LVDS接口、1553B接口、以太網(wǎng)口和預(yù)留可擴(kuò)展接口，與外系統(tǒng)接口類型豐富，可以用于航空、航天、電子信息等領(lǐng)域的綜合信息集成處理；
[0021](2)本發(fā)明基于VPX總線架構(gòu)，可以適應(yīng)嚴(yán)苛的使用環(huán)境，同時(shí)，大幅降低了系統(tǒng)連接關(guān)系的復(fù)雜度，具備良好的可靠性、通用性和可擴(kuò)展性；
[0022](3)本發(fā)明采用面向任務(wù)的硬件快速重構(gòu)設(shè)計(jì)方法，可根據(jù)任務(wù)需求的不同快速完成主控模塊和功能模塊的配置安裝，進(jìn)而實(shí)現(xiàn)快速的硬件重構(gòu)能力；
[0023](4)各模塊通過I2C總線實(shí)時(shí)上報(bào)本模塊溫度、資源占用率等工作狀態(tài)數(shù)據(jù)，主控模塊根據(jù)上述工作狀態(tài)數(shù)據(jù)對各功能模塊進(jìn)行監(jiān)測、管理，確保系統(tǒng)正常工作，提高了系統(tǒng)的可靠性；
[0024](5)所設(shè)計(jì)的主控模塊，使得綜合信息集成處理系統(tǒng)具有層次性和可管理性，使得各模塊的數(shù)據(jù)源、數(shù)據(jù)處理結(jié)果以及狀態(tài)信息具有統(tǒng)一的管理者，解決了傳統(tǒng)綜合信息集成處理系統(tǒng)中數(shù)據(jù)流向不清晰的問題。

【專利附圖】

【附圖說明】
[0025]圖1為本發(fā)明基于板級高速總線的綜合信息集成處理系統(tǒng)組成示意圖；
[0026]圖2為本發(fā)明符合VPX VITA46標(biāo)準(zhǔn)協(xié)議的信號拓?fù)浣Y(jié)構(gòu)；
[0027]圖3為本發(fā)明綜合信息集成處理系統(tǒng)的前向指令信息流程圖；
[0028]圖4為本發(fā)明綜合信息集成處理系統(tǒng)的返向數(shù)據(jù)信息流程圖；
[0029]圖5為本發(fā)明主控模塊組成框圖。

【具體實(shí)施方式】
[0030]如圖1所示，本發(fā)明提供了一種基于板級高速總線的綜合信息集成處理系統(tǒng)，包括:VPX機(jī)箱、電源模塊、互聯(lián)模塊、接□模塊、主控模塊、基帶信號處理模塊、圖像處理模塊、導(dǎo)航處理模塊、射頻模塊和天線。綜合信息集成處理系統(tǒng)能夠根據(jù)任務(wù)不同，安裝面向任務(wù)需求的功能擴(kuò)展模塊，實(shí)現(xiàn)功能擴(kuò)展或主要功能備份，在任務(wù)執(zhí)行前實(shí)現(xiàn)基于VPX架構(gòu)的硬件快速重構(gòu)能力。
[0031]一種基于板級高速總線的綜合信息集成處理系統(tǒng)采用符合VPX VITA46標(biāo)準(zhǔn)協(xié)議，同時(shí)結(jié)合本發(fā)明的具體需求，制定了符合VPX標(biāo)準(zhǔn)要求的信號拓?fù)洹PX(VersatileProtocol Switch 多協(xié)議交換)架構(gòu)是米用 VITA (VME bus Internat1nal TradeAssociat1n)組織制定的用以滿足惡劣環(huán)境下高可靠性、高帶寬要求的高級計(jì)算平臺標(biāo)準(zhǔn)，能夠?qū)崿F(xiàn)對 PC1-Express，Gigabit Ethernet, Serial Rapid1 (以下簡稱 SRapid1)等多種通信協(xié)議的兼容，理論合計(jì)帶寬為lOGbps。
[0032]VPX機(jī)箱為符合VPX架構(gòu)的金屬導(dǎo)熱方式的標(biāo)準(zhǔn)3U板卡7槽機(jī)箱，用于實(shí)現(xiàn)各模塊的固定、安裝、防護(hù)以及接線等，其內(nèi)部所用的連接器及板卡設(shè)計(jì)滿足嚴(yán)苛環(huán)境下的散熱、沖擊、震動等要求。電源模塊、互聯(lián)模塊、接口模塊、主控模塊、基帶信號處理模塊、圖像處理模塊、導(dǎo)航處理模塊和射頻模塊裝在VPX機(jī)箱內(nèi)部。
[0033]電源模塊通過DC-DC轉(zhuǎn)換實(shí)現(xiàn)對外部輸入+DC28V到VPX機(jī)箱內(nèi)部所需直流電源的轉(zhuǎn)換，并為其它各模塊提供工作電源及過流、過壓、欠壓保護(hù)。
[0034]接口模塊、主控模塊、基帶信號處理模塊、圖像處理模塊和導(dǎo)航處理模塊通過插槽與互聯(lián)模塊連接，使用RT2接插件?；ヂ?lián)模塊用于實(shí)現(xiàn)接口模塊、主控模塊、基帶信號處理模塊、圖像處理模塊和導(dǎo)航處理模塊之間的信息交互。射頻模塊也通過插槽與互聯(lián)模塊連接，電源模塊為射頻模塊供電，射頻模塊與其它模塊之間有金屬板隔離，防止電磁干擾。
[0035]接口模塊用于實(shí)現(xiàn)綜合信息集成處理系統(tǒng)和外部系統(tǒng)之間的信息交互，主要包括RS422接口、LVDS接口、1553B接口、以太網(wǎng)接口以及預(yù)留可擴(kuò)展接口。
[0036]所述主控模塊是綜合信息集成處理系統(tǒng)的信息調(diào)度控制模塊，負(fù)責(zé)各功能模塊的狀態(tài)監(jiān)控、系統(tǒng)工作策略制定、系統(tǒng)數(shù)據(jù)流控制和系統(tǒng)工作時(shí)序制定等功能，主要由PowerPC、FPGA> Flash 等構(gòu)成。
[0037]基帶信號處理模塊、圖像處理模塊、導(dǎo)航處理模塊、功能擴(kuò)展模塊用于實(shí)現(xiàn)針對不同任務(wù)而完成的信號處理、圖像處理、導(dǎo)航處理等功能。基帶信號處理模塊完成基帶信號的擴(kuò)頻調(diào)制和擴(kuò)頻信號的接收解調(diào)。圖像處理模塊完成圖像的壓縮。導(dǎo)航處理模塊將接收到的導(dǎo)航信號進(jìn)行解算得到數(shù)字導(dǎo)航信息。功能擴(kuò)展模塊提供綜合信息集成處理系統(tǒng)的功能擴(kuò)展或者主要功能模塊的功能備份?；鶐盘柼幚砟K、圖像處理模塊、導(dǎo)航處理模塊、功能擴(kuò)展模塊由 PowerPC、FPGA, DSP、CPLD, SDRAM 等構(gòu)成。
[0038]如圖3所示，當(dāng)執(zhí)行前向指令信息傳輸功能時(shí)，遠(yuǎn)端外部系統(tǒng)(例如地面指控系統(tǒng))向綜合信息集成處理系統(tǒng)發(fā)送的前向指令信息經(jīng)過天線和射頻模塊接收，再通過接口模塊將信息經(jīng)互聯(lián)模塊送到主控模塊，主控模塊對數(shù)據(jù)進(jìn)行解密處理后再經(jīng)過互聯(lián)模塊將數(shù)據(jù)發(fā)送到基帶信號處理模塊和導(dǎo)航處理模塊，基帶信號處理模塊和導(dǎo)航處理模塊將進(jìn)行相應(yīng)處理后的信號再通過接口模塊傳輸至本地外部系統(tǒng)。
[0039]如圖4所示，當(dāng)執(zhí)行返向信息傳輸功能時(shí)，本地外部系統(tǒng)(例如飛機(jī)等飛行器)的數(shù)據(jù)經(jīng)接口模塊進(jìn)入到綜合信息集成處理系統(tǒng)，接口模塊接收到數(shù)據(jù)后，經(jīng)互聯(lián)模塊送至基帶信號處理模塊和圖像處理模塊，基帶信號處理模塊和圖像處理模塊處理完后的數(shù)據(jù)再送到主控模塊進(jìn)行加密和組幀處理，最后經(jīng)接口模塊將返向數(shù)據(jù)通過射頻模塊和天線發(fā)送至遠(yuǎn)端外部系統(tǒng)。
[0040]如圖2所示，互聯(lián)模塊上包括7個(gè)提供VPX接口的槽位，第一槽位至第六槽位的結(jié)構(gòu)相同，均包括P0、P1和P2三部分，第七槽位僅包括PO，第一槽位用于連接接口模塊，第二槽位用于連接主控模塊，第三槽位至第五槽位依次連接基帶信號處理模塊、圖像處理模塊和導(dǎo)航處理模塊，第六槽位為擴(kuò)展槽位，第七槽位連接射頻模塊；P0為各模塊提供電源，各槽位上的Pl部分采用SRapid1總線協(xié)議或I2C總線協(xié)議，各槽位上的P2部分采用以太網(wǎng)通信協(xié)議?；ヂ?lián)模塊的信號拓?fù)浣Y(jié)構(gòu)使得主控模塊與其它模塊間形成流水鏈路及環(huán)形通路，實(shí)現(xiàn)主控模塊對其它模塊的數(shù)據(jù)進(jìn)行管理和分發(fā)。SRapid1總線用于實(shí)現(xiàn)各模塊間的大數(shù)據(jù)量高速信號傳輸，傳輸速率可達(dá)到3.125Gbps。I2C總線主要完成功能模塊向主控模塊工作狀態(tài)數(shù)據(jù)上報(bào)和主控模塊對功能模塊的控制數(shù)據(jù)傳輸。以太網(wǎng)通信協(xié)議用于完成各模塊間的各種控制信號和低速數(shù)據(jù)交互。
[0041]所述接口模塊包括RS422接口、LVDS接口、1553B接口、以太網(wǎng)口，圖像信息通過LVDS接口傳輸。
[0042]如圖5所示，主控模塊包括FPGA、CPU、FLASH、DDR3、電源單元、PO接口、Pl接口和P2接口。主控模塊是綜合信息集成處理系統(tǒng)的控制核心，該模塊主要完成各模塊間的數(shù)據(jù)調(diào)度管理，通過數(shù)據(jù)總線實(shí)現(xiàn)對各模塊的參數(shù)配置及數(shù)據(jù)流控制。
[0043]電源單元與PO接口連接，為FPGA、CPU、FLASH和DDR3供電。所述CPU采用PowerPC實(shí)現(xiàn)，負(fù)責(zé)加解密處理和對I2C總線的管理。FPGA負(fù)責(zé)數(shù)據(jù)組幀和接口管理。
[0044]當(dāng)主控模塊處于前向指令信息傳輸狀態(tài)時(shí)，指令信息從P2接口接收，經(jīng)過FPGA進(jìn)行數(shù)據(jù)幀頭和幀長度判斷，將數(shù)據(jù)從數(shù)據(jù)幀中提取，再將提取出的數(shù)據(jù)送到CPU進(jìn)行解密處理，解密處理時(shí)取出存放在FLASH中的預(yù)存密鑰，解密解算過程產(chǎn)生的數(shù)據(jù)通過DDR3進(jìn)行緩存。解密完成后將數(shù)據(jù)通過SRapid1總線送到Pl接口。
[0045]當(dāng)主控模塊處于返向信息傳輸狀態(tài)時(shí)，基帶信號處理模塊和圖像處理模塊處理完后的數(shù)據(jù)從Pl接口接收，經(jīng)過CPU進(jìn)行加密處理，加密處理時(shí)取出存放在FLASH中的預(yù)存密鑰，加密解算過程產(chǎn)生的數(shù)據(jù)通過DDR3進(jìn)行緩存。加密完成后將數(shù)據(jù)送到FPGA，對數(shù)據(jù)進(jìn)行組幀，再將形成數(shù)據(jù)幀的數(shù)據(jù)送到P2接口。
[0046]本發(fā)明的基于VPX架構(gòu)的互聯(lián)模塊可以支持PC1-Express，Gigabit Ethernet，Serial Rapid1等多種通信協(xié)議。
[0047]以上所述，僅為本發(fā)明最佳的【具體實(shí)施方式】，但本發(fā)明的保護(hù)范圍并不局限于此，任何熟悉本【技術(shù)領(lǐng)域】的技術(shù)人員在本發(fā)明揭露的技術(shù)范圍內(nèi)，可輕易想到的變化或替換，都應(yīng)涵蓋在本發(fā)明的保護(hù)范圍之內(nèi)。
[0048]本發(fā)明說明書未作詳細(xì)描述的內(nèi)容屬于本領(lǐng)域?qū)I(yè)技術(shù)人員公知技術(shù)。
【權(quán)利要求】
1.一種基于板級高速總線的綜合信息集成處理系統(tǒng)，其特征在于包括:VPX機(jī)箱、電源模塊、互聯(lián)模塊、接口模塊、主控模塊、基帶信號處理模塊、圖像處理模塊、導(dǎo)航處理模塊、射頻模塊和天線； VPX機(jī)箱為符合VPX架構(gòu)的金屬導(dǎo)熱方式的標(biāo)準(zhǔn)3U板卡7槽機(jī)箱，電源模塊、互聯(lián)模塊、接口模塊、主控模塊、基帶信號處理模塊、圖像處理模塊、導(dǎo)航處理模塊和射頻模塊裝在VPX機(jī)箱內(nèi)部，電源模塊用于實(shí)現(xiàn)對外部輸入+DC28V到VPX機(jī)箱內(nèi)部所需直流電源的轉(zhuǎn)換，并為其它各模塊提供工作電源及過流、過壓、欠壓保護(hù)； 接口模塊、主控模塊、基帶信號處理模塊、圖像處理模塊和導(dǎo)航處理模塊通過插槽與互聯(lián)模塊連接，互聯(lián)模塊用于實(shí)現(xiàn)接口模塊、主控模塊、基帶信號處理模塊、圖像處理模塊和導(dǎo)航處理模塊之間的信息交互；射頻模塊也通過插槽與互聯(lián)模塊連接，電源模塊為射頻模塊供電，射頻模塊與其它模塊之間有金屬板隔離，防止電磁干擾； 接口模塊用于實(shí)現(xiàn)信息交互，基帶信號處理模塊完成基帶信號的擴(kuò)頻調(diào)制和擴(kuò)頻信號的接收解調(diào)，圖像處理模塊完成圖像的壓縮，導(dǎo)航處理模塊將接收到的導(dǎo)航信號進(jìn)行解算得到數(shù)字導(dǎo)航信息； 當(dāng)執(zhí)行前向指令信息傳輸功能時(shí)，遠(yuǎn)端外部系統(tǒng)向綜合信息集成處理系統(tǒng)發(fā)送的前向指令信息經(jīng)過天線和射頻模塊接收，再通過接口模塊將信息經(jīng)互聯(lián)模塊送到主控模塊，主控模塊對數(shù)據(jù)進(jìn)行解密處理后再經(jīng)過互聯(lián)模塊將數(shù)據(jù)發(fā)送到基帶信號處理模塊和導(dǎo)航處理模塊，基帶信號處理模塊和導(dǎo)航處理模塊將進(jìn)行相應(yīng)處理后的信號再通過接口模塊傳輸至本地外部系統(tǒng)； 當(dāng)執(zhí)行返向信息傳輸功能時(shí)，本地外部系統(tǒng)的數(shù)據(jù)經(jīng)接口模塊進(jìn)入到綜合信息集成處理系統(tǒng)，接口模塊接收到數(shù)據(jù)后，經(jīng)互聯(lián)模塊送至基帶信號處理模塊和圖像處理模塊，基帶信號處理模塊和圖像處理模塊處理完后的數(shù)據(jù)再送到主控模塊進(jìn)行加密和組幀處理，最后經(jīng)接口模塊將返向數(shù)據(jù)通過射頻模塊和天線發(fā)送至遠(yuǎn)端外部系統(tǒng)。
2.根據(jù)權(quán)利要求1所述的一種基于板級高速總線的綜合信息集成處理系統(tǒng)，其特征在于:所述互聯(lián)模塊上包括7個(gè)提供VPX接口的槽位，第一槽位至第六槽位的結(jié)構(gòu)相同，均包括PO、P1和P2三部分，第七槽位僅包括P0，第一槽位用于連接接口模塊，第二槽位用于連接主控模塊，第三槽位至第五槽位依次連接基帶信號處理模塊、圖像處理模塊和導(dǎo)航處理模塊，第六槽位為擴(kuò)展槽位，第七槽位連接射頻模塊；P0為各模塊提供電源，各槽位上的P1部分采用SRapid1總線協(xié)議或I2C總線協(xié)議，各槽位上的P2部分采用以太網(wǎng)通信協(xié)議。
3.根據(jù)權(quán)利要求1所述的一種基于板級高速總線的綜合信息集成處理系統(tǒng)，其特征在于:所述接口模塊包括RS422接口、LVDS接口、1553B接口、以太網(wǎng)口，圖像信息通過LVDS接口傳輸。
4.根據(jù)權(quán)利要求1所述的一種基于板級高速總線的綜合信息集成處理系統(tǒng)，其特征在于:所述主控模塊包括FPGA、CPU、FLASH、DDR3、電源單元、P0接口、P1接口和P2接口； 電源單元與P0接口連接，為FPGA、CPU、FLASH和DDR3供電，當(dāng)主控模塊處于前向指令信息傳輸狀態(tài)時(shí)，指令信息從P2接口接收，經(jīng)過FPGA進(jìn)行數(shù)據(jù)幀頭和幀長度判斷，將數(shù)據(jù)從數(shù)據(jù)幀中提取，再將提取出的數(shù)據(jù)送到CPU進(jìn)行解密處理，解密處理時(shí)取出存放在FLASH中的預(yù)存密鑰，解密解算過程產(chǎn)生的數(shù)據(jù)通過DDR3進(jìn)行緩存。解密完成后將數(shù)據(jù)通過SRapid1總線送到P1接口； 當(dāng)主控模塊處于返向信息傳輸狀態(tài)時(shí)，基帶信號處理模塊和圖像處理模塊處理完后的數(shù)據(jù)從P1接口接收，經(jīng)過CPU進(jìn)行加密處理，加密處理時(shí)取出存放在FLASH中的預(yù)存密鑰，加密解算過程產(chǎn)生的數(shù)據(jù)通過DDR3進(jìn)行緩存。加密完成后將數(shù)據(jù)送到FPGA，對數(shù)據(jù)進(jìn)行組幀，再將形成數(shù)據(jù)幀的數(shù)據(jù)送到P2接口。
5.根據(jù)權(quán)利要求4所述的一種基于板級高速總線的綜合信息集成處理系統(tǒng)，其特征在于:所述CPU采用PowerPC實(shí)現(xiàn)。
【文檔編號】G06F13/40GK104503939SQ201410658682
【公開日】2015年4月8日 申請日期:2014年11月18日 優(yōu)先權(quán)日:2014年11月18日
【發(fā)明者】費(fèi)智婷, 王倩, 曹建文, 張鳳, 王 華, 顧鑫, 張堯, 李瀟, 鄧志均, 岑小鋒 申請人:中國運(yùn)載火箭技術(shù)研究院