基于閾值偏差延遲的物理不可克隆函數(shù)電路的制作方法
【專利摘要】本發(fā)明公開了一種基于閾值偏差延遲的物理不可克隆函數(shù)電路，包括數(shù)據(jù)輸入模塊、控制器、判決器和PUF單元電路，數(shù)據(jù)輸入模塊的輸入端接入外部數(shù)據(jù)，數(shù)據(jù)輸入模塊的輸出端與控制器的輸入端連接，PUF單元電路包括i位閾值偏差延遲電路，閾值偏差延遲電路由兩個延遲單元組成，兩個延遲單元分別為第一延遲單元和第二延遲單元優(yōu)點是通過控制信號配置閾值偏差延遲電路，使PUF電路中存在多個可提取的工藝偏差，PUF電路的輸出信號(密鑰)可以進行重構(gòu)，無需更換硬件就可以實現(xiàn)輸出密鑰的變化。
【專利說明】基于閾值偏差延遲的物理不可克隆函數(shù)電路

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及一種PUF電路，尤其是涉及一種基于閾值偏差延遲的物理不可克隆函 數(shù)電路。

【背景技術(shù)】
[0002] 隨著集成電路技術(shù)和信息安全技術(shù)的發(fā)展，人們對信息安全的要求越來越高， 高性能安全芯片的開發(fā)已經(jīng)成為信息化社會的迫切需求。物理不可克隆函數(shù)（Physical UnclonableFunctions,PUF)電路是芯片領(lǐng)域的"DNA特征識別技術(shù)"，具有唯一性、隨機 性和不可克隆性，通過提取芯片制造過程中無法避免引入的工藝偏差，產(chǎn)生無限多個、特 有的密鑰。PUF電路的上述特性，使其可以用于防御攻擊。在多層次安全機制中，PUF電 路用于公共密鑰加密系統(tǒng)的密鑰生成、智能卡密鑰識別系統(tǒng)、射頻識別（RadioFrequency IDentification，RFID)系統(tǒng)和數(shù)字知識產(chǎn)權(quán)保護等。同時，PUF電路能有效完成身份認證、 密鑰產(chǎn)生，實現(xiàn)PUF電路在不同環(huán)境下的正常工作。PUF電路也是信息安全領(lǐng)域硬件識別技 術(shù)的重要補充，確保安全芯片的健康使用。鑒于PUF電路在信息安全方面的特性，已經(jīng)引起 越來越多研究人員的關(guān)注，并取得相關(guān)研究成果。Pappu等依據(jù)光學(xué)操作原理提出物理單向 函數(shù)（PhysicalOne-WayFunctions，POWFs)的概念，并將其用于武器控制條約的戰(zhàn)略武器 識別中；Su等在0. 13iim工藝下實現(xiàn)有效長度為128位、能量效率為I. 6pJ/bit、穩(wěn)定性達 到96%的SRAM-PUF電路；Wang等提出一種可重構(gòu)的多端口PUFs電路（RM-PUFs)，可以在 一個時鐘周期內(nèi)產(chǎn)生多個不同的密鑰；Addabbo等利用細胞神經(jīng)網(wǎng)絡(luò)的非線性特性來設(shè)計 物理不可克隆函數(shù)；Zhang等提出一種基于相變存儲器基于密鑰生成器（PCKGen)，在需要 時實現(xiàn)更高的安全性得到刷新加密密鑰的動態(tài)可重構(gòu)PUF;Mathew等在22納米CMOS工藝 下設(shè)計0. 19pJ/bPVT-變異容錯混合物理不可克隆功能，100%穩(wěn)定安全的密鑰。
[0003] 由于PUF電路提取的芯片制造過程中不可避免產(chǎn)生的工藝偏差是唯一的，從而導(dǎo) 致PUF電路的輸出密鑰是恒定的，無法進行重構(gòu)，當產(chǎn)品（例如芯片）需要更換密碼時，只 能將整個PUF硬件電路更換掉，成本很高。


【發(fā)明內(nèi)容】

[0004] 本發(fā)明所要解決的技術(shù)問題是提供一種基于閾值偏差延遲的物理不可克隆函數(shù) 單元電路，該PUF電路通過控制信號配置閾值偏差延遲電路，使PUF電路中存在多個可提取 的工藝偏差，PUF電路的輸出信號（密鑰）可以進行重構(gòu)，無需更換硬件就可以實現(xiàn)輸出密 鑰的變化。
[0005] 本發(fā)明解決上述技術(shù)問題所采用的技術(shù)方案為：一種基于閾值偏差延遲的物理不 可克隆函數(shù)電路，包括數(shù)據(jù)輸入模塊、控制器、判決器和PUF單元電路，所述的數(shù)據(jù)輸入模 塊的輸入端接入外部數(shù)據(jù)，所述的數(shù)據(jù)輸入模塊的輸出端與所述的控制器的輸入端連接， 所述的PUF單元電路包括i位閾值偏差延遲電路，所述的閾值偏差延遲電路由兩個延遲單 元組成，所述的兩個延遲單元分別為第一延遲單元和第二延遲單元；
[0006]所述的延遲單元包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管和反相器，所述的第一PMOS管的源極和 所述的第四PMOS管的源極均接入電源，所述的第一PMOS管的漏極和所述的第二PMOS管的 源極連接，所述的第二PMOS管的漏極、所述的第二NMOS管的漏極、所述的第四PMOS管的漏 極和所述的第四NMOS管的漏極連接且其連接端為所述的延遲單元的輸出端，所述的第二 NMOS管的源極和所述的第一NMOS管的漏極連接，所述的第一NMOS管的源極和所述的第四 NMOS管的源極均接地，所述的第一PMOS管的柵極、所述的第一NMOS管的柵極和所述的反相 器的輸入端連接且其連接端為所述的延遲單元的控制端，所述的第二PMOS管的柵極、所述 的第二NMOS管的柵極、所述的第三NMOS管的源極和所述的第三PMOS管的漏極連接且其連 接端為所述的延遲單元的輸入端，所述的第三PMOS管的柵極、所述的第三NMOS管的柵極和 所述的反相器的輸出端連接，所述的第三PMOS管的源極和所述的第四PMOS管的柵極連接， 所述的第三NMOS管的漏極和所述的第四NMOS管的柵極連接；
[0007]所述的第一延遲單元的控制端和所述的第二延遲單元的控制端連接且其連接端 為所述的閾值偏差延遲電路的控制端，所述的第一延遲單元的輸入端為所述的閾值偏差延 遲電路的第一輸入端，所述的第一延遲單元的輸出端為所述的閾值偏差延遲電路的第一輸 出端，所述的第二延遲單元的輸入端為所述的閾值偏差延遲電路的第二輸入端，所述的第 二延遲單元的輸出端為所述的閾值偏差延遲電路的第二輸出端，第1位閾值偏差延遲電路 的第一輸入端和第二輸入端連接且其連接端為所述的PUF單元電路的輸入端，第j位閾值 偏差延遲電路的第一輸出端與第j+1位閾值偏差延遲電路的第一輸入端連接，第j位閾值 偏差延遲電路的第二輸出端與第j+1位閾值偏差延遲電路的第二輸入端連接，第i位閾值 偏差延遲電路的第一輸出端和第二輸出端與所述的判決器的輸入端連接，所述的判決器的 輸出端為所述的PUF單元電路的輸出端，用于輸出密鑰，所述的控制器根據(jù)所述的數(shù)據(jù)輸 入模塊接入的外部數(shù)據(jù)生成i位控制信號輸出，所述的i位控制信號一一對應(yīng)輸入i位閾 值偏差延遲電路的控制端，所述的控制器控制i位閾值偏差延遲電路的工作狀態(tài)，使所述 的PUF單元電路的i位閾值偏差延遲電路工作在NMOS管延遲模式、PMOS管延遲模式或者反 相器延遲模式，改變輸入所述的數(shù)據(jù)輸入模塊中的外部數(shù)據(jù)時，所述的控制器生成的i位 控制信號隨之變化，由此所述的控制器輸出的i位控制信號由所述的數(shù)據(jù)輸入模塊輸入的 信號確定，當所述的數(shù)據(jù)輸入模塊輸入的外部數(shù)據(jù)改變時，所述的控制器輸出的i位控制 信號發(fā)生變化，所述的i位閾值偏差延遲電路的工作狀態(tài)改變，所述的PUF單元電路中產(chǎn)生 的工藝偏差改變，所述的PUF單元電路輸出的密鑰得到重構(gòu)；其中，i> 2,j= 1，…，i-1。
[0008]所述的判決器包括第五PMOS管、第六PMOS管、第五NMOS管、第六NMOS管、第七NMOS管和第八NMOS管，所述的第五PMOS管的源極和所述的第六PMOS管的源極均接入電 源，所述的第五PMOS管的漏極、所述的第五NMOS管的漏極、所述的第六NMOS管的漏極、所 述的第六PMOS管的柵極和所述的第七NMOS管的柵極連接，所述的第五PMOS管的柵極、所 述的第六NMOS管的柵極、所述的第六PMOS管的漏極、所述的第七NMOS管的漏極和所述的 第八NMOS管的漏極連接且其連接端為所述的判決器的輸出端，所述的第五NMOS管的源極、 所述的第六NMOS管的源極、所述的第七NMOS管的源極和所述的第八NMOS管的源極均接 地，所述的第五NMOS管的柵極和所述的第八NMOS管的柵極為所述的判決器的兩個輸入端， 用于接入所述的PUF單元電路的兩個輸出信號。
[0009] 與現(xiàn)有技術(shù)相比，本發(fā)明的優(yōu)點在于PUF單元電路包括i位閾值偏差延遲電路， 閾值偏差延遲電路由兩個延遲單元組成，兩個延遲單元分別為第一延遲單元和第二延遲單 元；控制器根據(jù)數(shù)據(jù)輸入模塊接入的外部數(shù)據(jù)生成i位控制信號輸出，i位控制信號一一對 應(yīng)輸入i位閾值偏差延遲電路的控制端，控制器控制i位閾值偏差延遲電路的工作狀態(tài)，使 PUF單元電路的i位閾值偏差延遲電路工作在NMOS管延遲模式、PMOS管延遲模式或者反 相器延遲模式，改變輸入數(shù)據(jù)輸入模塊中的外部數(shù)據(jù)時，控制器生成的i位控制信號隨之 變化，由此控制器輸出的i位控制信號由所述的數(shù)據(jù)輸入模塊輸入的信號確定，當數(shù)據(jù)輸 入模塊輸入的外部數(shù)據(jù)改變時，控制器輸出的i位控制信號發(fā)生變化，i位閾值偏差延遲電 路的工作狀態(tài)改變，PUF單元電路中產(chǎn)生的工藝偏差改變，由此本發(fā)明通過控制信號配置閾 值偏差延遲電路，使PUF單元電路中存在多個可提取的工藝偏差，PUF單元電路的輸出信號 (密鑰）可以進行重構(gòu)，無需更換硬件就可以實現(xiàn)輸出密鑰的變化。
[0010] 當判決器包括第五PMOS管、第六PMOS管、第五NMOS管、第六NMOS管、第七NMOS 管和第八NMOS管時，第五NMOS管和第八NMOS管接入i位閾值偏差延遲電路的兩路輸出信 號，第六PMOS管、第五PMOS管、第六NMOS管和第七NMOS管組成交叉耦合的一對反相器，兩 路輸出信號經(jīng)交叉耦合的一對反相器快速輸出，不存在時間上的延時，在不影響PUF電路 隨機性的基礎(chǔ)上，提高了電路的運行速度，實現(xiàn)密鑰的快速輸出。

【專利附圖】

【附圖說明】
[0011] 圖1為本發(fā)明的物理不可克隆函數(shù)電路的原理框圖；
[0012] 圖2為本發(fā)明的物理不可克隆函數(shù)電路中閾值偏差延遲電路的原理框圖；
[0013] 圖3為本發(fā)明的物理不可克隆函數(shù)電路中延遲單元的電路圖；
[0014] 圖4為本發(fā)明的物理不可克隆函數(shù)電路的判決器的電路圖；
[0015] 圖5為本發(fā)明的物理不可克隆函數(shù)電路的高電平輸出仿真圖；
[0016] 圖6為本發(fā)明的物理不可克隆函數(shù)電路的低電平輸出仿真圖；
[0017] 圖7為延遲單元工作在最優(yōu)環(huán)境（電壓：1. 2+10%V，溫度：-40°C)、最差環(huán)境（電 壓：1. 2-10%V，溫度：120°C)和正常環(huán)境（電壓：1. 2V，溫度：0°C和25°C)時，輸出信號為 邏輯1的仿真圖；
[0018] 圖8為延遲單元工作在最優(yōu)環(huán)境（電壓：1. 2+10%V，溫度：-40°C)、最差環(huán)境（電 壓：1. 2-10%V，溫度：120°C)和正常環(huán)境（電壓：1. 2V，溫度：0°C和25°C)時，輸出信號為 邏輯〇的仿真圖。

【具體實施方式】
[0019] 以下結(jié)合附圖實施例對本發(fā)明作進一步詳細描述。
[0020] 實施例一：如圖1和圖2所示，一種基于閾值偏差延遲的物理不可克隆函數(shù)電路， 包括數(shù)據(jù)輸入模塊1、控制器2、判決器3和PUF單元電路4,數(shù)據(jù)輸入模塊1的輸入端接入 外部數(shù)據(jù)，數(shù)據(jù)輸入模塊1的輸出端與控制器2的輸入端連接，PUF單元電路4包括i位閾 值偏差延遲電路5,閾值偏差延遲電路5由兩個延遲單元組成，兩個延遲單元分別為第一延 遲單元6和第二延遲單元7 ;
[0021] 如圖3所示，延遲單元包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四 PMOS管P4、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管M和反相器， 第一PMOS管Pl的源極和第四PMOS管P4的源極均接入電源，第一PMOS管Pl的漏極和第 二PMOS管P2的源極連接，第二PMOS管P2的漏極、第二NMOS管N2的漏極、第四PMOS管P4 的漏極和第四NMOS管M的漏極連接且其連接端為延遲單元的輸出端，第二NMOS管N2的 源極和第一NMOS管Nl的漏極連接，第一NMOS管Nl的源極和第四NMOS管M的源極均接 地，第一PMOS管Pl的柵極、第一NMOS管Nl的柵極和反相器的輸入端連接且其連接端為延 遲單元的控制端，第二PMOS管P2的柵極、第二NMOS管N2的柵極、第三NMOS管N3的源極 和第三PMOS管P3的漏極連接且其連接端為延遲單元的輸入端，第三PMOS管P3的柵極、第 三NMOS管N3的柵極和反相器的輸出端連接，第三PMOS管P3的源極和第四PMOS管P4的 柵極連接，第三NMOS管N3的漏極和第四NMOS管M的柵極連接；
[0022] 第一延遲單元6的控制端和第二延遲單元7的控制端連接且其連接端為閾值偏差 延遲電路5的控制端，第一延遲單元6的輸入端為閾值偏差延遲電路5的第一輸入端，第一 延遲單元6的輸出端為閾值偏差延遲電路5的第一輸出端，第二延遲單元7的輸入端為閾 值偏差延遲電路5的第二輸入端，第二延遲單元7的輸出端為閾值偏差延遲電路5的第二 輸出端，第1位閾值偏差延遲電路5的第一輸入端和第二輸入端連接且其連接端為PUF單 元電路的輸入端，第j位閾值偏差延遲電路5的第一輸出端與第j+1位閾值偏差延遲電路 5的第一輸入端連接，第j位閾值偏差延遲電路5的第二輸出端與第j+1位閾值偏差延遲 電路5的第二輸入端連接，第i位閾值偏差延遲電路5的第一輸出端和第二輸出端與判決 器3的輸入端連接，判決器3的輸出端為PUF單元電路的輸出端，用于輸出密鑰，控制器2 根據(jù)數(shù)據(jù)輸入模塊1接入的外部數(shù)據(jù)生成i位控制信號Q、CpC2、…、(；_2、C^1輸出，i位 控制信號Q、Q、C2、…、(；_2、C^1 一一對應(yīng)輸入i位閾值偏差延遲電路5的控制端，控制器 2控制i位閾值偏差延遲電路5的工作狀態(tài)，使PUF單元電路4的i位閾值偏差延遲電路5 工作在NMOS管延遲模式、PMOS管延遲模式或者反相器延遲模式，改變輸入數(shù)據(jù)輸入模塊1 中的外部數(shù)據(jù)時，控制器2生成的i位控制信號隨之變化，由此控制器2輸出的i位控制信 號〇!、CpC2、…、Ci_2、Cp1由數(shù)據(jù)輸入模塊1輸入的信號確定，當數(shù)據(jù)輸入模塊1輸入的外 部數(shù)據(jù)改變時，控制器2輸出的i位控制信號發(fā)生變化，i位閾值偏差延遲電路5的工作狀 態(tài)改變，PUF單元電路4中產(chǎn)生的工藝偏差改變，PUF單元電路輸出的密鑰得到重構(gòu)；其中， i ^ 2, j = 1, i-l〇
[0023] 本實施例中，判決器3的功能采用本【技術(shù)領(lǐng)域】常規(guī)的D觸發(fā)器實現(xiàn)。數(shù)據(jù)輸入模 塊1和控制器采用本【技術(shù)領(lǐng)域】的成熟產(chǎn)品。
[0024] 對本實施例的PUF單元電路進行仿真，其高電平輸出仿真圖如圖5所示，低電平輸 出仿真圖如圖6所不，分析圖5和圖6可知，本實施例的PUF單兀電路具有正確的邏輯關(guān)系。
[0025] 本實施例的基于閾值偏差延遲的物理不可克隆函數(shù)電路的工作原理如下所示：
[0026] 閾值偏差延遲電路5由兩個延遲單元（第一延遲單元6和第二延遲單元7)，第一 延遲單元6和第二延遲單元7在不用的控制信號作用下，其延遲模式有三種：PM0S管延遲 模式、NMOS管延遲模式和反相器延遲模式。
[0027] 當延遲單元的控制信號Ci =0時，第三PMOS管P3斷開，第三NMOS管N3導(dǎo)通，延 遲單元處于NMOS管延遲模式；當控制信號Ci = 1時，第三PMOS管P3導(dǎo)通，第三NMOS管N3 斷開，延遲單元處于PMOS管延遲模式；當?shù)谌齈MOS管P3和第三NMOS管N3都斷開，延遲單 兀處于傳統(tǒng)的反相器延遲模式，其具體工作模式如表1所不。
[0028] 表1延遲單元的工作模式
[0029]

【權(quán)利要求】
1. 一種基于閾值偏差延遲的物理不可克隆函數(shù)電路，包括數(shù)據(jù)輸入模塊、控制器、判決 器和PUF單元電路，所述的數(shù)據(jù)輸入模塊的輸入端接入外部數(shù)據(jù)，所述的數(shù)據(jù)輸入模塊的 輸出端與所述的控制器的輸入端連接，其特征在于所述的PUF單元電路包括i位閾值偏差 延遲電路，所述的閾值偏差延遲電路由兩個延遲單元組成，所述的兩個延遲單元分別為第 一延遲單元和第二延遲單元； 所述的延遲單元包括第一 PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一 NMOS 管、第二NMOS管、第三NMOS管、第四NMOS管和反相器，所述的第一 PMOS管的源極和所述的 第四PMOS管的源極均接入電源，所述的第一 PMOS管的漏極和所述的第二PMOS管的源極連 接，所述的第二PMOS管的漏極、所述的第二NMOS管的漏極、所述的第四PMOS管的漏極和所 述的第四NMOS管的漏極連接且其連接端為所述的延遲單元的輸出端，所述的第二NMOS管 的源極和所述的第一 NMOS管的漏極連接，所述的第一 NMOS管的源極和所述的第四NMOS管 的源極均接地，所述的第一 PMOS管的柵極、所述的第一 NMOS管的柵極和所述的反相器的輸 入端連接且其連接端為所述的延遲單元的控制端，所述的第二PMOS管的柵極、所述的第二 NMOS管的柵極、所述的第三NMOS管的源極和所述的第三PMOS管的漏極連接且其連接端為 所述的延遲單元的輸入端，所述的第三PMOS管的柵極、所述的第三NMOS管的柵極和所述的 反相器的輸出端連接，所述的第三PMOS管的源極和所述的第四PMOS管的柵極連接，所述的 第三NMOS管的漏極和所述的第四NMOS管的柵極連接； 所述的第一延遲單元的控制端和所述的第二延遲單元的控制端連接且其連接端為所 述的閾值偏差延遲電路的控制端，所述的第一延遲單元的輸入端為所述的閾值偏差延遲電 路的第一輸入端，所述的第一延遲單兀的輸出端為所述的閾值偏差延遲電路的第一輸出 端，所述的第二延遲單元的輸入端為所述的閾值偏差延遲電路的第二輸入端，所述的第二 延遲單元的輸出端為所述的閾值偏差延遲電路的第二輸出端，第1位閾值偏差延遲電路的 第一輸入端和第二輸入端連接且其連接端為所述的PUF單元電路的輸入端，第j位閾值偏 差延遲電路的第一輸出端與第j+Ι位閾值偏差延遲電路的第一輸入端連接，第j位閾值偏 差延遲電路的第二輸出端與第j+Ι位閾值偏差延遲電路的第二輸入端連接，第i位閾值偏 差延遲電路的第一輸出端和第二輸出端與所述的判決器的輸入端連接，所述的判決器的輸 出端為所述的PUF單元電路的輸出端，用于輸出密鑰，所述的控制器根據(jù)所述的數(shù)據(jù)輸入 模塊接入的外部數(shù)據(jù)生成i位控制信號輸出，所述的i位控制信號一一對應(yīng)輸入i位閾值 偏差延遲電路的控制端，所述的控制器控制i位閾值偏差延遲電路的工作狀態(tài)，使所述的 PUF單元電路的i位閾值偏差延遲電路工作在NMOS管延遲模式、PMOS管延遲模式或者反相 器延遲模式，改變輸入所述的數(shù)據(jù)輸入模塊中的外部數(shù)據(jù)時，所述的控制器生成的i位控 制信號隨之變化，由此所述的控制器輸出的i位控制信號由所述的數(shù)據(jù)輸入模塊輸入的信 號確定，當所述的數(shù)據(jù)輸入模塊輸入的外部數(shù)據(jù)改變時，所述的控制器輸出的i位控制信 號發(fā)生變化，所述的i位閾值偏差延遲電路的工作狀態(tài)改變，所述的PUF單元電路中產(chǎn)生的 工藝偏差改變，所述的PUF單元電路輸出的密鑰得到重構(gòu)；其中，i > 2, j = 1，…，i-1。
2. 根據(jù)權(quán)利要求1所述的一種基于閾值偏差延遲的物理不可克隆函數(shù)電路，其特征在 于所述的判決器包括第五PMOS管、第六PMOS管、第五NMOS管、第六NMOS管、第七NMOS管 和第八NMOS管，所述的第五PMOS管的源極和所述的第六PMOS管的源極均接入電源，所述 的第五PMOS管的漏極、所述的第五NMOS管的漏極、所述的第六NMOS管的漏極、所述的第六 PMOS管的柵極和所述的第七NMOS管的柵極連接，所述的第五PMOS管的柵極、所述的第六 NMOS管的柵極、所述的第六PMOS管的漏極、所述的第七NMOS管的漏極和所述的第八NMOS 管的漏極連接且其連接端為所述的判決器的輸出端，所述的第五NMOS管的源極、所述的第 六NMOS管的源極、所述的第七NMOS管的源極和所述的第八NMOS管的源極均接地，所述的 第五NMOS管的柵極和所述的第八NMOS管的柵極為所述的判決器的兩個輸入端，用于接入 所述的PUF單元電路的兩個輸出信號。
【文檔編號】G06F21/72GK104318181SQ201410488326
【公開日】2015年1月28日 申請日期:2014年9月22日 優(yōu)先權(quán)日:2014年9月22日
【發(fā)明者】張躍軍, 汪鵬君, 李建瑞, 李剛 申請人:寧波大學(xué)