一種中央處理器及其指令處理方法
【專利摘要】本發(fā)明提供一種CPU及其指令處理方法，該CPU包括：指令緩沖選擇器；兩個指令緩沖單元；譯碼單元用于根據(jù)所譯碼的指令生成指令預判信號；指令預判信號用于指示下一次執(zhí)行單元是否要執(zhí)行跳轉(zhuǎn)指令；指令緩沖選擇器用于當接收到的所述指令預判信號指示下一次執(zhí)行單元要執(zhí)行跳轉(zhuǎn)指令時，從當前選擇的指令緩沖單元切換到另一個緩沖指令單元，控制切換到的緩沖指令單元從所述跳轉(zhuǎn)指令所指向的程序存儲器的位置開始讀取指令并保存；當發(fā)生跳轉(zhuǎn)時，從切換到的緩沖指令單元讀取指令發(fā)送給譯碼單元；當跳轉(zhuǎn)指令的執(zhí)行結(jié)果是不跳轉(zhuǎn)時，切換回切換前所選擇的緩沖指令單元繼續(xù)讀取指令。本發(fā)明能夠使原CPU在不增大面積的基礎上使CPU的內(nèi)核速度提升25％。
【專利說明】一種中央處理器及其指令處理方法
【技術(shù)領域】
[0001]本發(fā)明涉及集成電路領域，特別是涉及一種中央處理器及其指令處理方法。
【背景技術(shù)】
[0002]近年來，隨著集成電路領域的迅速發(fā)展，傳統(tǒng)、小型自主研發(fā)16位CPU (中央處理器)的應用范圍越來越廣泛，其價格也要求越來越低。但具有高運算速度、而低成本的16位CPU芯片內(nèi)核則成為市場的迫切需求。特別是在低、中端集成電路的產(chǎn)品中，使用高端芯片內(nèi)核的價格甚至會影響整個產(chǎn)品的利潤大小。例如:美國的ARM公司的產(chǎn)品，它的CPU在性能和面體積這兩個方面都占優(yōu)勢，但是其價格昂貴。尤其是對于低、中端產(chǎn)品，嚴重影響了產(chǎn)品的利潤和銷售。目前，市場低、中端集成電路的產(chǎn)品中，都是采用那種價格低廉、運算速度慢的16位CPU，這種CPU也制約了產(chǎn)品品質(zhì)的提高。一種具有價格低廉、運算速度快的新型16位CPU設計是未來集成電路領域高速發(fā)展中的一種期待。
[0003]傳統(tǒng)16位CPU內(nèi)核設計如圖1，圖1的內(nèi)核結(jié)構(gòu)包括:程序總線接口單元、指令緩沖單元、譯碼單元、執(zhí)行單元和一系列輔助單元。CPU在工作時，先從程序存儲器讀取需要執(zhí)行的程序指令；并通過程序總線接口將這個指令存入到指令緩沖單元；指令緩沖單元再把這個當前需要執(zhí)行的指令送到譯碼單元；譯碼單元再解析出一系列控制信號，并將其再發(fā)送給執(zhí)行單元進行執(zhí)行。
[0004]傳統(tǒng)16位CPU的內(nèi)核運算過程如圖2所示，先從譯碼單元得到的一系列控制信號，這些控制信號包括:運算操作數(shù)A與B及運算類型；執(zhí)行單元再根據(jù)不同的運算類型對運算操作數(shù)A與B進行不同的運算操作。其中的運算類型包括:數(shù)據(jù)傳輸類運算、算術(shù)邏輯類運算、布爾類運算和控制轉(zhuǎn)移類運算。
[0005]運算操作后的結(jié)果包括:對寄存器的更新、對相關存儲器的更新、指令跳轉(zhuǎn)及空操作。當發(fā)生指令跳轉(zhuǎn)時，執(zhí)行單元會通知指令緩沖單元進行清空指令緩存操作；清空完成后，指令緩沖單元會根據(jù)指令跳轉(zhuǎn)結(jié)果所指示的位置，重新請求從程序存儲器再讀取程序指令；在指令清空及重新請求從程序存儲器讀取程序指令時，CPU會至少消耗掉2個時間單元。在上述的清空、重新請求及再讀取程序等工作期間，CPU不做任何操作，這就使CPU的執(zhí)行效率低下，內(nèi)核的運算速度較低；而成熟廠商的商業(yè)化16位CPU內(nèi)核的運算速度雖然較高，但價格較昂貴。

【發(fā)明內(nèi)容】

[0006]本發(fā)明要解決的技術(shù)問題是提供一種中央處理器及其指令處理方法，以實現(xiàn)在傳統(tǒng)16位CPU內(nèi)核的結(jié)構(gòu)體積不變的前提下，較大幅度的提高傳統(tǒng)16位CPU內(nèi)核的運算速度，又能保持新型傳統(tǒng)16位CPU具有較低的價格。
[0007]為了解決上述技術(shù)問題，本發(fā)明提供了一種中央處理器，包括:譯碼單元、執(zhí)行單元，指令緩沖單元；其中，還包括:
[0008]指令緩沖選擇器；[0009]所述指令緩沖單元為兩個；
[0010]所述譯碼單元用于根據(jù)所譯碼的指令生成指令預判信號；所述指令預判信號用于指示下一次執(zhí)行單元是否要執(zhí)行跳轉(zhuǎn)指令；
[0011]所述指令緩沖選擇器用于當接收到的所述指令預判信號指示下一次執(zhí)行單元要執(zhí)行跳轉(zhuǎn)指令時，從當前選擇的指令緩沖單元切換到另一個緩沖指令單元，控制切換到的緩沖指令單元從所述跳轉(zhuǎn)指令所指向的程序存儲器的位置開始讀取指令并保存；當發(fā)生跳轉(zhuǎn)時，從切換到的緩沖指令單元讀取指令發(fā)送給所述譯碼單元；當所述跳轉(zhuǎn)指令的執(zhí)行結(jié)果是不跳轉(zhuǎn)時，切換回切換前所選擇的緩沖指令單元繼續(xù)讀取指令。
[0012]進一步地，上述中央處理器還具有下面特點:還包括:
[0013]一位累加器，用于對所述執(zhí)行單元執(zhí)行所述跳轉(zhuǎn)指令的跳轉(zhuǎn)有效信號進行累加，并將累加結(jié)果發(fā)送給所述指令緩沖選擇器；
[0014]所述指令緩沖選擇器根據(jù)所述累加結(jié)果，在發(fā)生跳轉(zhuǎn)時選中不同的指令緩沖單元，從選中的指令緩沖單元讀取指令發(fā)送給所述譯碼單元。
[0015]進一步地，上述中央處理器還具有下面特點:
[0016]當發(fā)生跳轉(zhuǎn)時，所述指令緩沖選擇器還用于向所述切換前選擇的指令緩沖單元發(fā)送未選中信號，
[0017]所述切換前選擇的指令緩沖單元接收到所述指令緩沖選擇器的未選中信號后清空所存儲的指令。
[0018]進一步地，上述中央處理器還具有下面特點:
[0019]當所述跳轉(zhuǎn)指令的執(zhí)行結(jié)果是不跳轉(zhuǎn)時，所述指令緩沖選擇器還用于向所述切換到的緩沖指令單元發(fā)送跳轉(zhuǎn)無效信號，
[0020]所述切換到的緩沖指令單元在接收到所述指令緩沖選擇器的跳轉(zhuǎn)無效信號后清空所存儲的指令。
[0021]為了解決上述問題，本發(fā)明還提供了一種指令處理方法，應用在上述的中央處理器中，包括:
[0022]譯碼單元根據(jù)所譯碼的指令生成指令預判信號，所述指令預判信號用于指示下一次執(zhí)行單元是否要執(zhí)行跳轉(zhuǎn)指令；
[0023]指令緩沖選擇器當接收到的所述指令預判信號指示下一次執(zhí)行單元要執(zhí)行跳轉(zhuǎn)指令時，從當前選擇的指令緩沖單元切換到另一個緩沖指令單元，控制切換到的緩沖指令單元從所述跳轉(zhuǎn)指令所指向的程序存儲器的位置開始讀取指令并保存；當發(fā)生跳轉(zhuǎn)時，從切換到的緩沖指令單元讀取指令發(fā)送給所述譯碼單元；當所述跳轉(zhuǎn)指令的執(zhí)行結(jié)果是不跳轉(zhuǎn)時，切換回切換前所選擇的緩沖指令單元繼續(xù)讀取指令。
[0024]進一步地,上述方法還具有下面特點:還包括:
[0025]一位累加器對所述執(zhí)行單元執(zhí)行所述跳轉(zhuǎn)指令的跳轉(zhuǎn)有效信號進行累加，并將累加結(jié)果發(fā)送給所述指令緩沖選擇器；
[0026]所述指令緩沖選擇器根據(jù)所述累加結(jié)果，在發(fā)生跳轉(zhuǎn)時選中不同的指令緩沖單元，從選中的指令緩沖單元讀取指令發(fā)送給所述譯碼單元。
[0027]進一步地,上述方法還具有下面特點:
[0028]當發(fā)生跳轉(zhuǎn)時，所述指令緩沖選擇器還向所述切換前選擇的指令緩沖單元發(fā)送未選中信號，
[0029]所述切換前選擇的指令緩沖單元接收到所述指令緩沖選擇器的未選中信號后清空所存儲的指令。
[0030]進一步地，上述的方法還具有下面特點:
[0031]當所述跳轉(zhuǎn)指令的執(zhí)行結(jié)果是不跳轉(zhuǎn)時，所述指令緩沖選擇器還向所述切換到的緩沖指令單元發(fā)送跳轉(zhuǎn)無效信號，
[0032]所述切換到的緩沖指令單元在接收到所述指令緩沖選擇器的跳轉(zhuǎn)無效信號后清空所存儲的指令。
[0033]綜上，本發(fā)明提供一種CPU及其指令處理方法，針對傳統(tǒng)、小型的自主研發(fā)16位CPU的內(nèi)核結(jié)構(gòu)特點，基于結(jié)果預判機制通過在其內(nèi)核增加一個指令緩存單元，預先對其結(jié)果進行比較，使其內(nèi)核轉(zhuǎn)變成偽雙核。由于有了這種預判機制，使原CPU在不增大面積的基礎上，使CPU的內(nèi)核速度能提升25%。本發(fā)明的CPU能在傳統(tǒng)16位CPU內(nèi)核的結(jié)構(gòu)體積不變的前提下，較大幅度的提高傳統(tǒng)16位CPU內(nèi)核的運算速度，又能保持新型傳統(tǒng)16位CPU具有較低的價格。
【專利附圖】

【附圖說明】
[0034]圖1傳統(tǒng)16位CPU內(nèi)核結(jié)構(gòu)圖；
[0035]圖2傳統(tǒng)16位CPU的內(nèi)核運算框圖；
[0036]圖3為本發(fā)明實施例的CPU總體結(jié)構(gòu)圖；
[0037]圖4為本發(fā)明實施例的CPU的運算機制和運算過程框圖；
[0038]圖5為本發(fā)明實施例的CPU的具體控制機制和控制過程框圖。
【具體實施方式】
[0039]為使本發(fā)明的目的、技術(shù)方案和優(yōu)點更加清楚明白，下文中將結(jié)合附圖對本發(fā)明的實施例進行詳細說明。需要說明的是，在不沖突的情況下，本申請中的實施例及實施例中的特征可以相互任意組合。
[0040]如圖3所示，本發(fā)明實施例提供的CPU包括:程序總線接口、兩個指令緩沖單元(包括指令緩沖單元A和指令緩沖單元B)、指令緩沖選擇器、譯碼單元、執(zhí)行單元和一系列輔助單元。其中，
[0041]所述譯碼單元可用于生成指令預判信號，所述指令預判信號用于指示下一次執(zhí)行單元是否要執(zhí)行跳轉(zhuǎn)指令；
[0042]所述指令緩沖選擇器可用于當接收到的所述指令預判信號指示下一次執(zhí)行單元要執(zhí)行跳轉(zhuǎn)指令時，從當前選擇的指令緩沖單元切換到另一個緩沖指令單元，控制切換到的緩沖指令單元從所述跳轉(zhuǎn)指令所指向的程序存儲器的位置開始讀取指令并保存；當發(fā)生跳轉(zhuǎn)時，從切換到的緩沖指令單元讀取指令發(fā)送給所述譯碼單元；當所述跳轉(zhuǎn)指令的執(zhí)行結(jié)果是不跳轉(zhuǎn)時，切換回切換前所選擇的緩沖指令單元繼續(xù)讀取指令。
[0043]本實施例的CPU中的各單元的具體執(zhí)行情況如下:
[0044]所述指令緩沖單元，用于根據(jù)接收到的所述指令緩沖選擇器的讀取信號讀取程序指令并存儲，并在接收到所述指令緩沖選擇器的選中信號后將讀取到的程序指令發(fā)送給所述指令緩沖選擇器或在接收到所述指令緩沖選擇器的跳轉(zhuǎn)無效信號后清空所存儲的指令；或根據(jù)接收到的所述指令緩沖選擇器的停止讀取信號停止讀取程序指令，并在接收到所述指令緩沖選擇器的未選中信號后清空所存儲的指令或在接收到所述指令緩沖選擇器的跳轉(zhuǎn)無效信號后繼續(xù)讀取程序指令；
[0045]所述指令緩沖選擇器，用于將所述程序指令送給所述譯碼單元；接收所述譯碼單元發(fā)送的指令預判信號后，向當前讀取程序指令的指令緩沖單元發(fā)送所述停止讀取信號，向另一個指令緩沖單元發(fā)送讀取信號；接收到所述執(zhí)行單元的執(zhí)行結(jié)果信號后，判斷所述執(zhí)行單元執(zhí)行跳轉(zhuǎn)指令是否成功，如成功則切換所述兩個指令緩沖單元的選中信號，如不成功則分別向所述兩個指令緩沖單元發(fā)送跳轉(zhuǎn)無效信號；
[0046]所述譯碼單元，用于將所述程序指令解析為一系列控制信號發(fā)送給所述執(zhí)行單元，同時解析所述程序指令中是否包括跳轉(zhuǎn)指令，如包括則向所述指令緩沖選擇器發(fā)送指令預判信號；
[0047]所述執(zhí)行單元，用于接收到所述控制信號后進行執(zhí)行，如執(zhí)行到跳轉(zhuǎn)指令，則將所述跳轉(zhuǎn)指令的執(zhí)行結(jié)果信號發(fā)送給所述指令緩沖選擇器。
[0048]本實施例的CPU指令處理方法，運算機制和運算過程如圖4所示，本實施例的CPU的偽雙核先從程序存儲器讀取需要執(zhí)行的程序指令；通過程序總線接口選擇性存入指令緩沖單元A或者指令緩沖單元B，指令緩沖單元A及指令緩沖單元B把指令送給指令緩沖選擇器；指令緩沖選擇器選擇當前需要執(zhí)行的指令并送到譯碼單元；譯碼單元解析出一系列控制信號再發(fā)送給執(zhí)行單元進行執(zhí)行，此譯碼單元同時解析出指令預判信號，該信號指示下一次執(zhí)行單元是否要執(zhí)行一條跳轉(zhuǎn)指令。當預判信號有效(即下一次執(zhí)行單元將執(zhí)行一條跳轉(zhuǎn)指令)時，指令緩沖單元會自動切換到另一個，被切換到的指令緩沖單元會從這條跳轉(zhuǎn)指令所指向的程序存儲器的位置開始讀取程序并存入被切換到的指令緩沖單元。
[0049]當發(fā)生指令跳轉(zhuǎn)(即指令跳轉(zhuǎn)有效，執(zhí)行單元成功執(zhí)行跳轉(zhuǎn)指令)時，指令緩沖選擇器會直接從被切換到的指令緩沖單元中讀取指令來執(zhí)行，另一個指令緩沖單元同時被清空，等待下一次發(fā)生跳轉(zhuǎn)指令時，重新開始工作；若此跳轉(zhuǎn)指令的執(zhí)行結(jié)果是不發(fā)生跳轉(zhuǎn)(即指令跳轉(zhuǎn)無效，執(zhí)行單元執(zhí)行跳轉(zhuǎn)指令失敗)，則指令緩沖選擇器會繼續(xù)從原始的指令緩沖單元讀取指令，此時被切換到的指令緩沖單元會自動清空，原始的指令緩沖單元繼續(xù)從程序存儲器讀取指令。
[0050]本實施例的偽雙核16位CPU執(zhí)行指令的控制機制和具體控制過程，如圖5所示，從圖中可以看出，指令緩沖單元A與B均可以從程序總線接口發(fā)送想要讀取的程序的位置信息，并可以從程序總線接口獲得該位置的程序指令存儲起來。指令緩沖單元A與B可以把需要執(zhí)行的指令送給指令緩沖選擇器，由指令緩沖選擇器選擇需要送給譯碼單元的指令。同時，指令緩沖選擇器可以給指令緩沖單元A發(fā)送指令緩沖單元A控制信號，該信號可以指示指令緩沖單元A是否需要從程序總線接口讀取程序指令；指令緩沖選擇器也可以給指令緩沖器B發(fā)送指令緩沖單元B控制信號，該信號可以指示指令緩沖單元B是否需要從程序總線接口讀取程序指令。
[0051]指令緩沖單元A和B通過指令緩沖選擇器把選中的指令作為當前指令送到譯碼單元中。指令緩沖選擇器通過指令選中信號作為判別標準，指令選中信號由一位累加器生成。該累加器的初始值為0，也就是默認選擇指令緩沖單元A的指令輸入，當指令跳轉(zhuǎn)信號有效(即判斷執(zhí)行單元成功執(zhí)行跳轉(zhuǎn)指令)時，一位累加器自動加一，使指令選擇信號由O變?yōu)?，即選中指令緩沖單元B的指令輸入，當指令跳轉(zhuǎn)信號再次有效時，指令選擇信號由I變回O，此時再次選中指令緩沖單元A的指令輸入。
[0052]指令緩沖選擇器選擇通過指令預判信號控制指令緩沖單元A與B從程序總線接口讀取指令，初始狀態(tài)下，指令預判信號為0，即選擇指令緩沖單元A從程序總線接口讀取程序指令，指令緩沖單元B空閑。當指令預判信號有效時，指令緩沖單元B控制位有效，此時選擇指令緩沖單元B從程序總線接口讀取程序指令，指令緩沖單元A在指令跳轉(zhuǎn)信號有效時清空自身并等待下次啟用。
[0053]譯碼單元負責解析當前指令，生成一系列控制信號送給執(zhí)行單元執(zhí)行；譯碼單元包含一個指令預判器，該指令預判器根據(jù)譯碼單元解析出的控制信號可預判出送入執(zhí)行單元的是否是一條跳轉(zhuǎn)指令，如果判別為一條跳轉(zhuǎn)指令，則指令預判信號有效，然后將指令預判信號發(fā)送給指令緩沖選擇器。譯碼單元將一系列控制信號發(fā)送給執(zhí)行單元，執(zhí)行單元根據(jù)不同的指令類型進行不同的操作，當執(zhí)行一條跳轉(zhuǎn)指令時，將執(zhí)行跳轉(zhuǎn)指令的結(jié)果信號發(fā)送給指令緩沖選擇器。指令緩沖選擇器收到執(zhí)行跳轉(zhuǎn)指令的結(jié)果信號后，將判斷執(zhí)行單元是否成功執(zhí)行跳轉(zhuǎn)指令，如成功執(zhí)行，指令跳轉(zhuǎn)信號有效；如未成功執(zhí)行，則指令緩沖選擇器將分別向指令緩沖單元A和B發(fā)送指令跳轉(zhuǎn)無效信號。
[0054]本發(fā)明實施例的16位CPU的偽雙核技術(shù)最顯著地特征就是，具備兩個指令緩沖單元和一個物理上的運算單元，在同一時間內(nèi)只執(zhí)行一條指令的情況下，提高CPU的運算速度。但是，真正雙核技術(shù)中兩個物理上的運算單元，是在同一時間內(nèi)同時執(zhí)行兩條不相關的指令,將原CPU內(nèi)核的面積增大了一倍，并由此而提高了 CPU的價格。而本發(fā)明實施例依舊是采用了單一 16位CPU，通過增加一個指令緩存單元和結(jié)果預判機制，使其變成了“偽雙核”，以此提高了傳統(tǒng)16位CPU“原”內(nèi)核的運算速度。由于有了這種預判機制，使原CPU在不增大面積的基礎上，使CPU的內(nèi)核速度能提升25%。這樣，本發(fā)明實施例的CPU能在傳統(tǒng)16位CPU內(nèi)核的結(jié)構(gòu)體積不變的前提下，較大幅度的提高傳統(tǒng)16位CPU內(nèi)核的運算速度，又能保持新型傳統(tǒng)16位CPU具有較低的價格。
[0055]本領域普通技術(shù)人員可以理解上述方法中的全部或部分步驟可通過程序來指令相關硬件完成，所述程序可以存儲于計算機可讀存儲介質(zhì)中，如只讀存儲器、磁盤或光盤等。可選地，上述實施例的全部或部分步驟也可以使用一個或多個集成電路來實現(xiàn)。相應地，上述實施例中的各模塊/單元可以采用硬件的形式實現(xiàn)，也可以采用軟件功能模塊的形式實現(xiàn)。本發(fā)明不限制于任何特定形式的硬件和軟件的結(jié)合。
[0056]以上僅為本發(fā)明的優(yōu)選實施例，當然，本發(fā)明還可有其他多種實施例，在不背離本發(fā)明精神及其實質(zhì)的情況下，熟悉本領域的技術(shù)人員當可根據(jù)本發(fā)明作出各種相應的改變和變形，但這些相應的改變和變形都應屬于本發(fā)明所附的權(quán)利要求的保護范圍。
【權(quán)利要求】
1.一種中央處理器，包括:譯碼單元、執(zhí)行單元，指令緩沖單元；其特征在于，還包括: 指令緩沖選擇器； 所述指令緩沖單元為兩個； 所述譯碼單元用于根據(jù)所譯碼的指令生成指令預判信號；所述指令預判信號用于指示下一次執(zhí)行單元是否要執(zhí)行跳轉(zhuǎn)指令； 所述指令緩沖選擇器用于當接收到的所述指令預判信號指示下一次執(zhí)行單元要執(zhí)行跳轉(zhuǎn)指令時，從當前選擇的指令緩沖單元切換到另一個緩沖指令單元，控制切換到的緩沖指令單元從所述跳轉(zhuǎn)指令所指向的程序存儲器的位置開始讀取指令并保存；當發(fā)生跳轉(zhuǎn)時，從切換到的緩沖指令單元讀取指令發(fā)送給所述譯碼單元；當所述跳轉(zhuǎn)指令的執(zhí)行結(jié)果是不跳轉(zhuǎn)時，切換回切換前所選擇的緩沖指令單元繼續(xù)讀取指令。
2.如權(quán)利要求1所述的中央處理器，其特征在于:還包括: 一位累加器，用于對所述執(zhí)行單元執(zhí)行所述跳轉(zhuǎn)指令的跳轉(zhuǎn)有效信號進行累加，并將累加結(jié)果發(fā)送給所述指令緩沖選擇器； 所述指令緩沖選擇器根據(jù)所述累加結(jié)果，在發(fā)生跳轉(zhuǎn)時選中不同的指令緩沖單元，從選中的指令緩沖單元讀取指令發(fā)送給所述譯碼單元。
3.如權(quán)利要求1 或2所述的中央處理器，其特征在于: 當發(fā)生跳轉(zhuǎn)時，所述指令緩沖選擇器還用于向所述切換前選擇的指令緩沖單元發(fā)送未選中信號， 所述切換前選擇的指令緩沖單元接收到所述指令緩沖選擇器的未選中信號后清空所存儲的指令。
4.如權(quán)利要求1或2所述的中央處理器，其特征在于: 當所述跳轉(zhuǎn)指令的執(zhí)行結(jié)果是不跳轉(zhuǎn)時，所述指令緩沖選擇器還用于向所述切換到的緩沖指令單元發(fā)送跳轉(zhuǎn)無效信號， 所述切換到的緩沖指令單元在接收到所述指令緩沖選擇器的跳轉(zhuǎn)無效信號后清空所存儲的指令。
5.一種指令處理方法，應用在如權(quán)利要求1-4任一項所述的中央處理器中，包括: 譯碼單元根據(jù)所譯碼的指令生成指令預判信號，所述指令預判信號用于指示下一次執(zhí)行單元是否要執(zhí)行跳轉(zhuǎn)指令； 指令緩沖選擇器當接收到的所述指令預判信號指示下一次執(zhí)行單元要執(zhí)行跳轉(zhuǎn)指令時，從當前選擇的指令緩沖單元切換到另一個緩沖指令單元，控制切換到的緩沖指令單元從所述跳轉(zhuǎn)指令所指向的程序存儲器的位置開始讀取指令并保存；當發(fā)生跳轉(zhuǎn)時，從切換到的緩沖指令單元讀取指令發(fā)送給所述譯碼單元；當所述跳轉(zhuǎn)指令的執(zhí)行結(jié)果是不跳轉(zhuǎn)時，切換回切換前所選擇的緩沖指令單元繼續(xù)讀取指令。
6.如權(quán)利要求5所述的方法，其特征在于:還包括: 一位累加器對所述執(zhí)行單元執(zhí)行所述跳轉(zhuǎn)指令的跳轉(zhuǎn)有效信號進行累加，并將累加結(jié)果發(fā)送給所述指令緩沖選擇器； 所述指令緩沖選擇器根據(jù)所述累加結(jié)果，在發(fā)生跳轉(zhuǎn)時選中不同的指令緩沖單元，從選中的指令緩沖單元讀取指令發(fā)送給所述譯碼單元。
7.如權(quán)利要求5或6所述的方法，其特征在于:當發(fā)生跳轉(zhuǎn)時，所述指令緩沖選擇器還向所述切換前選擇的指令緩沖單元發(fā)送未選中信號， 所述切換前選擇的指令緩沖單元接收到所述指令緩沖選擇器的未選中信號后清空所存儲的指令。
8.如權(quán)利要5或6所述的方法，其特征在于: 當所述跳轉(zhuǎn)指令的執(zhí)行結(jié)果是不跳轉(zhuǎn)時，所述指令緩沖選擇器還向所述切換到的緩沖指令單元發(fā)送跳轉(zhuǎn)無效信號， 所述切換到的緩 沖指令單元在接收到所述指令緩沖選擇器的跳轉(zhuǎn)無效信號后清空所存儲的指令。
【文檔編號】G06F9/44GK104020981SQ201410276522
【公開日】2014年9月3日 申請日期:2014年6月19日 優(yōu)先權(quán)日:2014年6月19日
【發(fā)明者】張瑩, 郝曉東 申請人:大唐微電子技術(shù)有限公司