專利名稱：一種多處理器程序加載裝置的制作方法
技術領域：
一種多處理器程序加載裝置技術領域[0001]本實用新型涉及一種數(shù)據(jù)信號傳輸裝置，特別是涉及一種多處理器程序加載裝置。
背景技術：
[0002]在數(shù)字信號處理領域中，通常在一個單板模塊上會有多個不同用途的處理器，比如一個控制模塊外設的主控CPU處理器、多個用于邏輯實現(xiàn)和傳感器數(shù)據(jù)接收的FPGA處理器和多個用于圖像算法處理的DSP處理器，通常要求上電后幾個處理器要同時快速加載，并協(xié)同工作。[0003]現(xiàn)有的技術通常采用每個控制器芯片設計獨立儲存器，這種設計方案一方面增加了實現(xiàn)成本，加大了單板的設計面積，另一方面也不利于整個模塊的數(shù)據(jù)和程序管理。[0004]同時，根據(jù)2012年10月10公開的中國實用新型專利申請文獻CN102722390A，其設計思路是在Flash存儲器、DSP處理器、FPGA處理器這三者之間加額外的Flash管理器件，用于Flash數(shù)據(jù)流的控制。其存在以下缺點:首先，此設計并不能滿足當固件程序加載完成后DSP處理器與FPGA處理器之間的數(shù)據(jù)通信要求，另外，用此方法進行固件程序的增加了額外的器件:一個Flash管理器件(集成ROM模塊的可編程邏輯器件)以及多個選通控制開關器件，從而增加了單板設計面積和實現(xiàn)成本。實用新型內(nèi)容[0005]本實用新型的目的就是要克服現(xiàn)有技術的不足，提供一種多處理器程序加載裝置及加載方法，在不增加額外器件的基礎上，實現(xiàn)一種用于多處理器程序加載和數(shù)據(jù)通信的方案，解決需要為每個控制器芯片設計獨立儲存器及相應控制器件的問題。[0006]為解決以上技術問題，本實用新型所采用的技術方案是:一種多處理器程序加載裝置，其特征在于，包括一個Flash存儲器、一個主控CPU處理器、至少一個FPGA處理器和至少一個DSP處理器，所述Flash存儲器與所述主控CPU處理器連接，所述主控CPU處理器與至少一個FPGA處理器連接，所述每一個單獨的FPGA處理器與至少一個DSP處理器連接。[0007]進一步的，所述Flash存儲器與所述主控CPU處理器采用并行數(shù)據(jù)線連接。[0008]進一步的，當所述FPGA處理器數(shù)量為單個時，所述主控CPU處理器的GPIO 口與所述FPGA處理器的最大數(shù)量可配置端口并行連接。[0009]進一步的，當所述FPGA處理器數(shù)量為多個時，所述主控CPU處理器的GPIO 口分別與所述多個FPGA處理器的最小數(shù)量可配置端口串行連接。[0010]進一步的，所述FPGA處理器的可編程邏輯IO接口與所述DSP處理器的HPI主機接口并行連接。[0011]本實用新型在不增加額外器件的情況下，實現(xiàn)用一個Flash芯片完成多個處理器的程序加載和數(shù)據(jù)通信的設計，節(jié)約了實現(xiàn)空間和成本。


[0012]圖1為本實用新型實施例各部件的總體連接示意圖；[0013]圖2為本實用新型實施例中主控CPU處理器與FPGA處理器的一較佳連接示意圖；[0014]圖3為本實用新型實施例中主控CPU處理器與FPGA處理器的另一較佳連接示意圖；[0015]圖4為本實用新型實施例中FPGA處理器與DSP處理器的一較佳連接示意圖；[0016]圖5為本實用新型實施例中Flash存儲器中加載數(shù)據(jù)存文件儲格式示意圖；[0017]圖6為本實用新型實施例中多處理器加載流程示意圖。[0018]在附圖中:[0019]1-Flash存儲器；2_主控CPU處理器；3_FPGA處理器；4_DSP處理器。
具體實施方式
[0020]
以下結合附圖對本實用新型的實施方式作進一步描述。[0021 ] 參照附圖1所示，一種多處理器程序加載裝置，包括一個Flash存儲器1、一個主控CPU處理器2、至少一個FPGA處理器3和至少一個DSP處理器4，所述Flash存儲器I與所述主控CPU處理器2采用并行16位的數(shù)據(jù)線連接，所述主控CPU處理器2與至少一個FPGA處理器3連接，所述每一個單獨的FPGA處理器3與至少一個DSP處理器4連接。[0022]所述主控CPU處理器2與FPGA處理器3的連接方式有兩種:[0023]其中，圖2為高速加載模式，采用FPGA并行引導模式，主控CPU處理器2利用至少9個GPIO 口，其中8個GPIO 口發(fā)送并行數(shù)據(jù)信號，I個GPIO 口模擬產(chǎn)生時鐘信號。圖3則為多處理器模式，采用FPGA串行引導模式，主控CPU處理器2利用至少2個GPIO 口，其中I個GPIO發(fā)送串行數(shù)據(jù)信號，另一個GPIO發(fā)送串行時鐘信號，因為引導一個FPGA最少只用兩個GPIO 口，主控CPU處理器2的GPIO 口通常遠遠多于2個GP10，所以此方案可應用到加載配置多FPGA處理器的情況。[0024]所述FPGA處理器3的可編程邏輯IO接口與所述DSP處理器4的HPI主機接口并行連接，如圖4所示，DSP處理器采用增強型8位主機接口(HP1-8)為例來設計，此HPI接口由8條雙向數(shù)據(jù)線和10條控制線組成，由于FPGA處理器3具有大量可編程IO 口的特性，所以可以應用FPGA內(nèi)部邏輯設計HPI接口用于加載所述DSP處理器4。[0025]以下對本實用新型實施例中的加載方法做進一步描述:[0026]如圖6所示，首先進入步驟101，整個裝置開始通電。[0027]接著進入步驟102，F(xiàn)lash存儲器I中存儲的代碼文件如圖5所示，第一段存儲空間為CPU處理器的bootloder引導程序，上電后通過Flash直接加載所述主控CPU處理器2。[0028]在步驟103中，當所述Flash存儲器I的第二段代碼加載到CPU處理器2的內(nèi)部RAM中后，CPU處理器應用程序通過GPIO 口按照一定的時序，發(fā)送時鐘和數(shù)據(jù)，將Flash存儲器的FPGA配置文件串行或者并行發(fā)送給FPGA處理器3，從而完成FPGA內(nèi)部邏輯的加載。[0029]在步驟104中，當所述FPGA處理器3加載完成后，所述FPGA處理器3的內(nèi)部邏輯單元一方面從主控CPU處理器2中接收所述DSP處理器4的配置數(shù)據(jù)，另一方面再把這些數(shù)據(jù)通過內(nèi)部邏輯單元設定的HPI接口高速并行發(fā)送給多個DSP處理器4，從而并行完成多個DSP處理器4的同時加載。[0030]完成步驟105的整個加載過程后，主控CPU處理器2、FPGA處理器3和DSP處理器4還可以繼續(xù)應用上述接口進行數(shù)據(jù)通信。[0031]本實用新型由于采用上述技術方案，可完成主控CPU處理器2、多個FPGA處理器3、多個DSP處理器4的程序加載。在Flash存儲空間足夠大的情況下，加載FPGA處理器3的個數(shù)原則上僅受主控CPU處理器2的GPIO 口數(shù)量限制，加載DSP處理器4的個數(shù)僅受FPGA處理器3的可編程IO 口的限制。[0032]上述實施例闡明的內(nèi)容應當理解為這些實施例僅用于更清楚地說明本實用新型，而不用于限制本實用新型的范圍，在閱讀了本實用新型之后，本領域技術人員對本實用新型的各種等價形式的修改均落于本申請所附權利要求所限定的范圍。
權利要求1.一種多處理器程序加載裝置，其特征在于，包括一個Flash存儲器(I)、一個主控CPU處理器(2)、至少一個FPGA處理器(3)和至少一個DSP處理器(4)，所述Flash存儲器(I)與所述主控CPU處理器(2)連接，所述主控CPU處理器(2)與至少一個FPGA處理器(3)連接，所述每一個單獨的FPGA處理器(3)與至少一個DSP處理器(4)連接。
2.根據(jù)權利要求1所述的一種多處理器程序加載裝置，其特征在于，所述Flash存儲器(I)與所述主控CPU處理器(2 )采用并行數(shù)據(jù)線連接。
3.根據(jù)權利要求1所述的一種多處理器程序加載裝置，其特征在于，當所述FPGA處理器(3)數(shù)量為單個時，所述主控CPU處理器(2)的GPIO 口與所述FPGA處理器(3)的最大數(shù)量可配置端口并行連接。
4.根據(jù)權利要求1所述的一種多處理器程序加載裝置，其特征在于，當所述FPGA處理器(3)數(shù)量為多個時，所述主控CPU處理器(2)的GPIO 口分別與所述多個FPGA處理器(3)的最小數(shù)量可配置端口串行連接。
5.根據(jù)權利要求1所述的一種多處理器程序加載裝置，其特征在于，所述FPGA處理器(3)的可編程邏輯IO接口與所述DSP處理器(4)的HPI主機接口并行連接。
專利摘要本實用新型公開了一種多處理器程序加載裝置及加載方法，包括一個Flash存儲器、一個主控CPU處理器、至少一個FPGA處理器和至少一個DSP處理器，所述Flash存儲器與所述主控CPU處理器連接，所述主控CPU處理器與至少一個FPGA處理器連接，所述每一個單獨的FPGA處理器與至少一個DSP處理器連接。本實用新型在不增加額外器件的情況下，實現(xiàn)用一個Flash芯片完成多個處理器的程序加載和數(shù)據(jù)通信的設計，解決需要為每個控制器芯片設計獨立儲存器及相應控制器件的問題，節(jié)約了實現(xiàn)空間和成本。
文檔編號G06F9/38GK203025688SQ201320020590
公開日2013年6月26日 申請日期2013年1月16日 優(yōu)先權日2013年1月16日
發(fā)明者石鷗, 王帥 申請人:深圳市怡化電腦有限公司, 深圳市怡化時代科技有限公司, 深圳市怡化金融智能研究院