一種LXI-PXI\PXIe適配系統(tǒng)的制作方法
【專利摘要】本發(fā)明的LXI-PXI\PXIe適配系統(tǒng)包括核心板和背板；核心板和背板通過(guò)兩路PCIe總線和觸發(fā)總線相接，其LXI-PXI\PXIe適配系統(tǒng)以嵌入式處理器單元為核心，對(duì)外提供LAN、1588秒脈沖、LXI線觸發(fā)等LXI規(guī)范中規(guī)定的接口，對(duì)內(nèi)提供多個(gè)槽位的標(biāo)準(zhǔn)PXI\PXIe總線接口。其中嵌入式處理器裝置運(yùn)行嵌入式操作系統(tǒng)，執(zhí)行LXI規(guī)范規(guī)定的服務(wù)、以及相應(yīng)PXI\PXIe模塊的應(yīng)用。本發(fā)明的LXI-PXI\PXIe適配系統(tǒng)可以將PXI\PXIe模塊快速適配成具備LXI基本功能和擴(kuò)展功能的儀器。在已有PXI\PXIe模塊的前提下使用本發(fā)明開(kāi)發(fā)LXI儀器，可大大縮短LXI儀器的研制周期、降低研發(fā)成本。
【專利說(shuō)明】—種LX1-PXI \PX I e適配系統(tǒng)
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于測(cè)試測(cè)量?jī)x器【技術(shù)領(lǐng)域】，尤其涉及一種LX1-PXI\PXIe適配系統(tǒng)。
【背景技術(shù)】
[0002]隨著儀器技術(shù)及計(jì)算機(jī)技術(shù)的發(fā)展，在測(cè)試測(cè)量領(lǐng)域先后出現(xiàn)了 GPIB、VX1、PXI\PXIe, LXI等儀器總線。這樣，計(jì)算機(jī)就可以通過(guò)軟件對(duì)儀器進(jìn)行程控，從而組建自動(dòng)測(cè)試系統(tǒng)。PX1、PXIe模塊僅包括一塊3U或6U尺寸的板卡，工作時(shí)還需要機(jī)箱、控制器，主要應(yīng)用于集中式測(cè)試；而1^1儀器自身具有電源和機(jī)箱結(jié)構(gòu)，可以獨(dú)立工作，主要應(yīng)用于分布式測(cè)試。目前，很多LXI儀器廠商將電氣部分設(shè)計(jì)成LXI接口通信卡(核心板)、測(cè)試測(cè)量板卡(功能板)和電源板卡三個(gè)部分，特別將功能板設(shè)計(jì)成自定義的接口和尺寸。由于沒(méi)有統(tǒng)一的標(biāo)準(zhǔn)，不同廠商設(shè)計(jì)的功能板往往不兼容。部分廠商將功能板設(shè)計(jì)成標(biāo)準(zhǔn)的M模塊，這是一種很好的思路，可以大大提高M(jìn)模塊的利用率。但由于M模塊總線速率及其自身發(fā)展的限制，采用該方式的LXI儀器往往性能一般。另有廠商開(kāi)發(fā)了具有LAN接口的PXI機(jī)箱，可以掛載多塊PXI開(kāi)關(guān)模塊，但這種機(jī)箱僅限于LXI開(kāi)關(guān)產(chǎn)品的應(yīng)用，網(wǎng)絡(luò)性能不高，而且不支持1588和LXI線觸發(fā)等LXI規(guī)范要求的擴(kuò)展功能。

【發(fā)明內(nèi)容】

[0003]為解決上述問(wèn)題，本發(fā)明提供一種LX1-PXI\PXIe適配系統(tǒng)，該LXI_PXI\PXIe適配系統(tǒng)能將PXAPXIe模塊快速適配成具備LXI基本功能和擴(kuò)展功能的儀器，提高PXI\PXIe模塊的利用率，降低了研發(fā)成本。
[0004]本發(fā)明的LX1-PXI\PXIe適配系統(tǒng)包括核心板和背板；
[0005]所述核心板和背板通過(guò)觸發(fā)總線和兩路PCIe總線相接；
[0006]進(jìn)一步的，所述核心板包括:嵌入式處理裝置、FPGA、MAX232芯片、以太網(wǎng)物理層，所述嵌入式處理裝置包括:嵌入式處理器、CPLD ；
[0007]所述背板包括:10MHZ晶振、PCIe-PCI橋芯片、PCIe交換芯片和混合插槽；
[0008]其連接關(guān)系為:
[0009]嵌入式處理器與MAX232芯片連接，用于外界網(wǎng)絡(luò)通過(guò)串口調(diào)試所述嵌入式處理器中的IEEE1588協(xié)議棧；
[0010]以太網(wǎng)物理層、嵌入式處理器、FPGA依次連接，用于實(shí)現(xiàn)IEEE1588以太網(wǎng)時(shí)間同步協(xié)議，然后基于所述EEE1588以太網(wǎng)時(shí)間同步協(xié)議實(shí)現(xiàn)外界的PXI\PXIe模塊之間的1588同步觸發(fā)，并輸出1588秒脈沖；
[0011]CPLD與嵌入式處理器連接，用于處理LAN復(fù)位指令；
[0012]LXI觸發(fā)總線與FPGA連接，用于外界網(wǎng)絡(luò)為FPGA提供觸發(fā)指令；
[0013]嵌入式處理器與FPGA連接，用于嵌入式處理器控制該FPGA內(nèi)部的觸發(fā)路由，將所述觸發(fā)指令通過(guò)觸發(fā)總線到達(dá)混合插槽；或者嵌入式處理器直接控制FPGA內(nèi)部的觸發(fā)路由輸出觸發(fā)信號(hào)；[0014]FPGA、混合插槽通過(guò)觸發(fā)總線連接，用于將所述觸發(fā)指令或觸發(fā)信號(hào)通過(guò)觸發(fā)總線到達(dá)混合插槽，最終觸發(fā)外界的PXAPXIe模塊；
[0015]10MHZ晶振與混合插槽連接，用于為外界的PXAPXIe模塊提供參考時(shí)鐘；
[0016]嵌入式處理器、PCIe-PCI橋芯片、混合插槽、外界的PXI\PXIe模塊依次連接，嵌入式處理器、PCIe交換芯片、混合插槽、外界的PXAPXIe模塊依次連接，實(shí)現(xiàn)外界網(wǎng)絡(luò)通過(guò)核心板和背板對(duì)外界的PXAPXIe模塊的通信；
[0017]其工作步驟如下:
[0018]步驟1，外界網(wǎng)絡(luò)通過(guò)串口與MAX232芯片連接，利用MAX232芯片控制所述嵌入式處理器對(duì)其中的IEEE1588協(xié)議棧進(jìn)行調(diào)試；
[0019]步驟2，外界網(wǎng)絡(luò)輸入LAN復(fù)位指令，所述CPLD接收該LAN復(fù)位指令后以中斷的方式通知嵌入式處理器，用于該嵌入式處理器進(jìn)行以太網(wǎng)配置初始化；
[0020]外界網(wǎng)絡(luò)利用以太網(wǎng)物理層上的以太網(wǎng)電口或以太網(wǎng)光口與嵌入式處理器相接，利用所述嵌入式處理器實(shí)現(xiàn)IEEE1588以太網(wǎng)時(shí)間同步協(xié)議，然后基于所述EEE1588以太網(wǎng)時(shí)間同步協(xié)議實(shí)現(xiàn)外界的PXAPXIe模塊之間的1588同步觸發(fā)，并經(jīng)FPGA調(diào)整后輸出占空比為50%的1588秒脈沖；
[0021]外界網(wǎng)絡(luò)通過(guò)LXI觸發(fā)總線為FPGA提供觸發(fā)指令，同時(shí)嵌入式處理器控制該FPGA內(nèi)部的觸發(fā)路由，將所述觸發(fā)指令通過(guò)觸發(fā)總線到達(dá)混合插槽；或嵌入式處理器直接控制FPGA內(nèi)部的觸發(fā)路由輸出觸發(fā)信號(hào)到觸發(fā)總線；
[0022]10MHZ晶振通過(guò)混合插槽為PXAPXIe模塊提供參考時(shí)鐘；
[0023]步驟3，所述嵌入式處理器引出兩路PCIe總線，其中一路經(jīng)PCIe-PCI橋芯片轉(zhuǎn)換成PCI總線至混合插槽；另一路經(jīng)PCIe交換芯片轉(zhuǎn)換成多路PCIe總線至混合插槽；通過(guò)混合插槽與外界的PXAPXIe模塊相接實(shí)現(xiàn)嵌入式處理器通過(guò)核心板和背板對(duì)外界的PXAPXIe模塊的通信，并控制該P(yáng)XAPXIe模塊執(zhí)行相應(yīng)操作。
[0024]本發(fā)明的有益效果在于:
[0025]本發(fā)明能將PXAPXIe模塊快速適配成具備LXI基本功能和擴(kuò)展功能的儀器，LXI基本功能如:嵌入式處理器通過(guò)太網(wǎng)接口執(zhí)行LXI儀器發(fā)現(xiàn)、網(wǎng)絡(luò)通信等各種功能，擴(kuò)展功能如:實(shí)現(xiàn)1588同步和LXI線觸發(fā)等。從而使LX1-PXI\PXIe系統(tǒng)提高了 PXI\PXIe模塊的利用率，兼容性得到了很大的提高。
【專利附圖】

【附圖說(shuō)明】
[0026]圖1是本發(fā)明的LX1-PXI\PXIe適配系統(tǒng)結(jié)構(gòu)示意圖；
[0027]圖2是本發(fā)明的應(yīng)用實(shí)施例一的LXI8通道同步采集儀示意圖；
[0028]圖3是本發(fā)明的應(yīng)用實(shí)施例二的LXI3GHz頻譜分析儀示意圖。
【具體實(shí)施方式】
[0029]圖1是本發(fā)明的LX1-PXI\PXIe適配系統(tǒng)結(jié)構(gòu)示意圖。如圖1所示，本發(fā)明提出的LX1-PXI\PXIe系統(tǒng)包括核心板和背板兩部分。嵌入式處理裝置由嵌入式處理器(EmbeddedProcessor)、以及 CPLD(Complex Programmable Logic Device,可編程邏輯器件)組成。嵌入式處理器選用freescale公司的PowerPC處理器P1022，該處理器為雙核、800MHz主頻，用來(lái)運(yùn)行嵌入式Linux操作系統(tǒng)，執(zhí)行LXI規(guī)范規(guī)定的服務(wù)、以及相應(yīng)PXAPXIe模塊的應(yīng)用。還可以增加DDR3存儲(chǔ)器(DDR3Memory)、Flash存儲(chǔ)器(Flash Memory),DDR3存儲(chǔ)器選用Micron公司的MT41J256M16芯片實(shí)現(xiàn)，具有64bit寬、IGB存儲(chǔ)容量，用來(lái)進(jìn)行嵌入式處理器運(yùn)行時(shí)的數(shù)據(jù)存??；Flash存儲(chǔ)器選用Spansion公司的S29GL010芯片實(shí)現(xiàn)，具有IGB容量，用來(lái)進(jìn)行嵌入式處理器程序及事件日志的存儲(chǔ)。CPLD選用Altera公司的EPM1270實(shí)現(xiàn)，主要實(shí)現(xiàn)嵌入式處理器的總線譯碼以及指定時(shí)序，控制Flash存儲(chǔ)器的讀寫，以及實(shí)現(xiàn)對(duì)FPGA (Field — Programmable Gate Array,現(xiàn)場(chǎng)可編程門陣列)程序的PS模式配置。通過(guò)PS模式配置，嵌入式處理器可以實(shí)現(xiàn)對(duì)FPGA程序進(jìn)行下載，從而支持用戶通過(guò)LAN對(duì)FPGA程序的遠(yuǎn)程更新。此外，CPLD可以接受用戶的LAN復(fù)位(LAN RST)輸入，并以中斷的方式通知嵌入式處理器，從而對(duì)LAN復(fù)位事件進(jìn)行處理。
[0030]FPGA主要進(jìn)行邏輯控制，實(shí)現(xiàn)IEEE1588 (以太網(wǎng)精密時(shí)間同步協(xié)議)功能相關(guān)的邏輯、LXI觸發(fā)邏輯，并由嵌入式處理器統(tǒng)一協(xié)調(diào)控制。FPGA向用戶輸出1588秒脈沖信號(hào)(1588PPS)、以及LXI觸發(fā)總線信號(hào)(LXI TRIG)，向背板輸出觸發(fā)信號(hào)(TRIG)。以太網(wǎng)精密時(shí)間同步協(xié)議的功能重點(diǎn)是實(shí)現(xiàn)1588協(xié)議棧的開(kāi)發(fā)，位于嵌入式Linux操作系統(tǒng)的驅(qū)動(dòng)層，在此基礎(chǔ)上用戶再開(kāi)發(fā)1588同步應(yīng)用程序，用于實(shí)現(xiàn)不同LXI儀器之間的同步。
[0031]嵌入式處理器通過(guò)MAX232芯片向用戶提供一路串口(C0M)，該串口主要用來(lái)進(jìn)行處理器程序的調(diào)試。具體是對(duì)處理器中的IEEE1588協(xié)議棧進(jìn)行調(diào)試，其功能還需要以太網(wǎng)物理層、FPGA配合實(shí)現(xiàn)。該功能實(shí)現(xiàn)不需要調(diào)試背板.[0032]嵌入式處理器通過(guò)以太網(wǎng)物理層(LAN PHY)芯片VSC8572實(shí)現(xiàn)一路以太網(wǎng)電口(RJ-45)以及一路以太網(wǎng)光口(SFP)。兩種以太網(wǎng)接口以便用戶進(jìn)行選擇，適應(yīng)不同的應(yīng)用環(huán)境。嵌入式處理器輸出兩路PCIe接口至背板。在LXI規(guī)范中描述為L(zhǎng)CI (LAN配置初始化)，這里寫為“以太網(wǎng)配置初始化”便于理解。以太網(wǎng)就表示LAN，以太網(wǎng)物理層只是實(shí)現(xiàn)LAN的一個(gè)功能層(以太網(wǎng)包括7個(gè)層，其中一個(gè)是物理層)。
[0033]背板將一路PCIe總線通過(guò)PCIe-PCI橋芯片(PC1-PCI bridge)轉(zhuǎn)換成PCI總線，至PXAPXIe混合插槽；將另一路PCIe總線通過(guò)PCIe交換芯片(PCIeswitch)轉(zhuǎn)換成多路PCIe總線，至PXAPXIe混合插槽；將觸發(fā)信號(hào)直接輸出到PXI\PXIe混合插槽。背板中的混合插槽符合PXIe規(guī)范中混合插槽的結(jié)構(gòu)規(guī)范及電氣規(guī)范，用來(lái)連接標(biāo)準(zhǔn)的PXI或PXIe模塊。
[0034]LXI 規(guī)范規(guī)定的接 口包括:LAN (RJ-45 或 SFP)、LAN RST、1588PPS、LXI TRIG。其中，LAN、LAN RST是每個(gè)LXI儀器必須具備的；1588PPS、LXI TRIG是擴(kuò)展功能，不是必須的。背景介紹中提到的“具有LAN接口的PXI機(jī)箱”僅提供LAN的基本功能，而沒(méi)有提供1588PPS(IEEE1588觸發(fā))、LXI TRIG (LVDS線觸發(fā))等擴(kuò)展功能。
[0035]圖2是采用本發(fā)明設(shè)計(jì)的LXI8通道同步采集儀功能框圖，電氣部分由PXI\PXIe系統(tǒng)(包括核心板和I槽背板)、PXIeS通道同步采集模塊、電源模塊、開(kāi)關(guān)板以及散熱風(fēng)扇組成。由于PXIe8通道同步采集模塊僅占一個(gè)槽位，因此LXI儀器整體采用半插寬、IU高的結(jié)構(gòu)尺寸。嵌入式處理裝置使用嵌入式Linux操作系統(tǒng)。軟件采用了通用的模塊化、層次化的設(shè)計(jì)方式。LXI儀器上電后完成初始化工作就可以正常工作了。LAN配置程序保證了LXI儀器可以接入網(wǎng)絡(luò)并可由局域網(wǎng)中的計(jì)算機(jī)訪問(wèn)；VXI11服務(wù)和mDNS服務(wù)使LXI儀器支持VXIll發(fā)現(xiàn)和mDNS發(fā)現(xiàn)，局域網(wǎng)中的計(jì)算機(jī)通過(guò)資源管理器(Agilent IO或NI MAX)或?yàn)g覽器就可以查找到該儀器。用戶可以通過(guò)C/S方式或者B/S方式訪問(wèn)LXI儀器并控制其采集:在C/S方式下，用戶需要在計(jì)算機(jī)上執(zhí)行儀器軟面板，該應(yīng)用程序通過(guò)執(zhí)行LXI采集儀對(duì)應(yīng)的IVI驅(qū)動(dòng)來(lái)控制儀器，嵌入式處理裝置中調(diào)用VXIll服務(wù)；在B/S方式下，用戶通過(guò)瀏覽器就可以訪問(wèn)和控制LXI采集儀，嵌入式處理裝置中調(diào)用Web服務(wù)。VXIll服務(wù)和Web服務(wù)調(diào)用PXAPXIe驅(qū)動(dòng)實(shí)現(xiàn)對(duì)PXIe8通道同步采集模塊的控制，如采集初始化、采集參數(shù)設(shè)置、采集啟動(dòng)停止、數(shù)據(jù)儲(chǔ)存管理等。當(dāng)需要使用1588同步觸發(fā)時(shí)，由“觸發(fā)、同步管理程序”調(diào)用同步觸發(fā)驅(qū)動(dòng)來(lái)觸發(fā)同步觸發(fā)狀態(tài)機(jī)，最終輸出觸發(fā)信號(hào)給PXIeS通道同步采集模塊。當(dāng)需要外部LXI觸發(fā)時(shí)，外部硬件觸發(fā)會(huì)觸發(fā)同步觸發(fā)狀態(tài)機(jī)，輸出觸發(fā)信號(hào)給PXIe8通道同步采集模塊。
[0036]圖3是采用本發(fā)明設(shè)計(jì)的LXI3GHZ頻譜分析儀功能框圖，與LXI8通道同步采集儀不同的是，儀器的測(cè)試測(cè)量電路由3GHz本振、3GHz下變頻、中頻數(shù)字化儀等三個(gè)PXI模塊組成。相應(yīng)地，背板設(shè)計(jì)成3個(gè)PXAPXIe槽位，儀器整體尺寸為半插寬、2U高。嵌入式處理裝置使用嵌入式Linux操作系統(tǒng)，其中VXIll服務(wù)程序和Web服務(wù)程序根據(jù)頻譜儀的功能需求進(jìn)行定制化的設(shè)計(jì)。LXI3GHZ頻譜分析儀的工作機(jī)理與LXI8通道同步采集儀一致。
[0037]當(dāng)然，本發(fā)明還可有其他多種實(shí)施例，在不背離本發(fā)明精神及其實(shí)質(zhì)的情況下，熟悉本領(lǐng)域的技術(shù)人員當(dāng)可根據(jù)本發(fā)明作出各種相應(yīng)的改變和變形，但這些相應(yīng)的改變和變形都應(yīng)屬于本發(fā)明所附的權(quán)利要求的保護(hù)范圍。
【權(quán)利要求】
1.一種LX1-PXI\PXIe適配系統(tǒng)，其特征在于，包括核心板和背板； 所述核心板和背板通過(guò)觸發(fā)總線和兩路PCIe總線相接； 進(jìn)一步的，所述核心板包括:嵌入式處理裝置、FPGA、MAX232芯片、以太網(wǎng)物理層，所述嵌入式處理裝置包括:嵌入式處理器、CPLD ； 所述背板包括=IOMHZ晶振、PCIe-PCI橋芯片、PCIe交換芯片和混合插槽； 其連接關(guān)系為: 嵌入式處理器與MAX232芯片連接，用于外界網(wǎng)絡(luò)通過(guò)串口調(diào)試所述嵌入式處理器中的IEEE1588協(xié)議棧； 以太網(wǎng)物理層、嵌入式處理器、FPGA依次連接，用于實(shí)現(xiàn)IEEE1588以太網(wǎng)時(shí)間同步協(xié)議，然后基于所述EEE1588以太網(wǎng)時(shí)間同步協(xié)議實(shí)現(xiàn)外界的PXAPXIe模塊之間的1588同步觸發(fā)，并輸出1588秒脈沖； CPLD與嵌入式處理器連接，用于處理LAN復(fù)位指令； LXI觸發(fā)總線與FPGA連接，用于外界網(wǎng)絡(luò)為FPGA提供觸發(fā)指令； 嵌入式處理器與FPGA連接，用于嵌入式處理器控制該FPGA內(nèi)部的觸發(fā)路由，將所述觸發(fā)指令通過(guò)觸發(fā)總線到達(dá)混合插槽；或者嵌入式處理器直接控制FPGA內(nèi)部的觸發(fā)路由輸出觸發(fā)信號(hào)； FPGA、混合插槽通過(guò)觸發(fā)總線連接，用于將所述觸發(fā)指令或觸發(fā)信號(hào)通過(guò)觸發(fā)總線到達(dá)混合插槽，最終觸發(fā)外界的PXAPXIe模塊； 10MHZ晶振與混合插槽連接，用于為外界的PXAPXIe模塊提供參考時(shí)鐘； 嵌入式處理器、PCIe-PCI橋芯片、混合插槽、外界的PXAPXIe模塊依次連接，嵌入式處理器、PCIe交換芯片、混合插槽、外界的PXAPXIe模塊依次連接，實(shí)現(xiàn)外界網(wǎng)絡(luò)通過(guò)核心板和背板對(duì)外界的PXAPXIe模塊的通信； 其工作步驟如下: 步驟1，外界網(wǎng)絡(luò)通過(guò)串口與MAX232芯片連接，利用MAX232芯片控制所述嵌入式處理器對(duì)其中的IEEE1588協(xié)議棧進(jìn)行調(diào)試； 步驟2，外界網(wǎng)絡(luò)輸入LAN復(fù)位指令，所述CPLD接收該LAN復(fù)位指令后以中斷的方式通知嵌入式處理器，用于該嵌入式處理器進(jìn)行以太網(wǎng)配置初始化； 外界網(wǎng)絡(luò)利用以太網(wǎng)物理層上的以太網(wǎng)電口或以太網(wǎng)光口與嵌入式處理器相接，利用所述嵌入式處理器實(shí)現(xiàn)IEEE1588以太網(wǎng)時(shí)間同步協(xié)議，然后基于所述EEE1588以太網(wǎng)時(shí)間同步協(xié)議實(shí)現(xiàn)外界的PXAPXIe模塊之間的1588同步觸發(fā)，并經(jīng)FPGA調(diào)整后輸出占空比為50%的1588秒脈沖； 外界網(wǎng)絡(luò)通過(guò)LXI觸發(fā)總線為FPGA提供觸發(fā)指令，同時(shí)嵌入式處理器控制該FPGA內(nèi)部的觸發(fā)路由，將所述觸發(fā)指令通過(guò)觸發(fā)總線到達(dá)混合插槽；或嵌入式處理器直接控制FPGA內(nèi)部的觸發(fā)路由輸出觸發(fā)信號(hào)到觸發(fā)總線； 10MHZ晶振通過(guò)混合插槽為PXAPXIe模塊提供參考時(shí)鐘； 步驟3，所述嵌入式處理器引出兩路PCIe總線，其中一路經(jīng)PCIe-PCI橋芯片轉(zhuǎn)換成PCI總線至混合插槽；另一路經(jīng)PCIe交換芯片轉(zhuǎn)換成多路PCIe總線至混合插槽；通過(guò)混合插槽與外界的PXAPXIe模塊相接實(shí)現(xiàn)嵌入式處理器通過(guò)核心板和背板對(duì)外界的PXAPXIe模塊的通信，并控制該P(yáng)XAPXIe模塊執(zhí)行相應(yīng)操作。
【文檔編號(hào)】G06F13/40GK103678238SQ201310746112
【公開(kāi)日】2014年3月26日 申請(qǐng)日期:2013年12月30日 優(yōu)先權(quán)日:2013年12月30日
【發(fā)明者】韋建榮, 張小廷, 鄒璞, 文華均, 楊碩 申請(qǐng)人:北京航天測(cè)控技術(shù)有限公司