基于dsp的1553b總線協(xié)議模塊的制作方法
【專利摘要】本發(fā)明公開了一種基于DSP的1553B總線協(xié)議模塊，用于解決現(xiàn)有基于DSP的1553B總線接口卡外圍電路復(fù)雜的技術(shù)問題。技術(shù)方案是該模塊包括1553B總線接口電路、邏輯綜合電路、電平轉(zhuǎn)換電路、雙口RAM和GJB289A總線協(xié)議芯片電路。采用高性能的DSP為控制核心，與外圍輔助電路構(gòu)成最小系統(tǒng)；由JBU61580協(xié)議芯片完成1553總線的功能，JBU61580為多路總線傳輸接口的設(shè)計提供了豐富的資源，也為設(shè)計提供了極大的靈活性與可靠性；控制和譯碼信號利用FPGA實現(xiàn)。FPGA器件外圍電路連接簡單，使用方便，使用功能強大的VerilogHDL語言編程，提高了系統(tǒng)的維護性和擴展性。
【專利說明】基于DSP的1553B總線協(xié)議模塊
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種1553B總線協(xié)議模塊，特別是涉及一種基于DSP(Digital SignalProcessing)的1553B總線協(xié)議模塊。
【背景技術(shù)】
[0002]GJB289A總線(1553B總線)是20世紀70年代末為適應(yīng)機載設(shè)備通信要求由美國提出和開發(fā)的傳輸速度為IMb/s、傳輸方式為半雙工方式的飛機內(nèi)部時分制指令/響應(yīng)式多路傳輸數(shù)據(jù)總線標準，因其可減少電子設(shè)備的體積、重量、復(fù)雜性，并具備高可靠性和實時性等特點，大量應(yīng)用在航空、艦船、坦克、導(dǎo)彈、人造衛(wèi)星、國際空間站等機動系統(tǒng)平臺的電子設(shè)備上，同時在測試設(shè)備、模擬器等地面基礎(chǔ)設(shè)施上也得到了廣泛采用。隨著現(xiàn)代作戰(zhàn)飛機性能日益提高，要求在異常復(fù)雜電磁環(huán)境下航空數(shù)據(jù)總線上信息傳輸?shù)恼`碼率遠低于10_8，要滿足這種可靠性要求，一般只有采用冗余技術(shù)才能實現(xiàn)，此技術(shù)已在國外廣泛應(yīng)用。
[0003]文獻“基于DSP的1553B總線接口卡設(shè)計與實現(xiàn)，計算機測量與控制.2005.13 (12”公開了一種基于DSP的1553B總線接口卡設(shè)計與實現(xiàn)。文獻中1553B總線接口板普遍采用微處理器與1553B協(xié)議專用芯片組成系統(tǒng)，外圍電路較復(fù)雜，設(shè)計與調(diào)試都要較長的時間，系統(tǒng)的可擴展性差，而且由于此類專用芯片多為進口芯片，價格昂貴。

【發(fā)明內(nèi)容】

[0004]為了克服現(xiàn)有基于DSP的1553B總線接口卡外圍電路復(fù)雜的不足，本發(fā)明提供一種基于DSP的1553B總線協(xié)議模塊。該模塊包括1553B總線接口電路、邏輯綜合電路、電平轉(zhuǎn)換電路、雙口 RAM和GJB289A總線協(xié)議芯片電路。采用高性能的DSP為控制核心，與外圍輔助電路構(gòu)成最小系統(tǒng)；由JBU61580協(xié)議芯片完成1553總線的功能，JBU61580為多路總線傳輸接口的設(shè)計提供了豐富的資源，也為設(shè)計提供了極大的靈活性與可靠性；控制和譯碼信號利用FPGA實現(xiàn)。FPGA器件外圍電路連接簡單，使用方便，使用功能強大的VerilogHDL語言編程，可以提高系統(tǒng)的維護性和擴展性。
[0005]本發(fā)明解決其技術(shù)問題所采用的技術(shù)方案是:一種基于DSP的1553B總線協(xié)議模塊，其特點是包括1553B總線接口電路、邏輯綜合電路、電平轉(zhuǎn)換電路、雙口 RAM和GJB289A總線協(xié)議芯片電路。
[0006]1553B總線接口電路采用JBU-61580協(xié)議芯片。JBU-61580內(nèi)部集成了雙收發(fā)器邏輯、編解碼器、協(xié)議邏輯、內(nèi)存管理和中斷控制邏輯，還提供了一個4K字的內(nèi)部共享靜態(tài)RAM和與處理器總線之間的緩沖接口 ；軟件接口包括17個內(nèi)部操作寄存器、8個測試寄存器以及64K字的共享存儲器地址空間；工作在緩沖方式下，占用16位數(shù)據(jù)總線和12位地址總線，其所有的控制信號由FPGA的譯碼電路產(chǎn)生，通過中斷方式與DSPF2812通信，BU-61580的中斷引腳INT與DSPF2812的外部中斷XINTl連接；輸出端通過兩個耦合變壓器與外部的1553B總線連接；用一個8位的波段開關(guān)選擇JBU61580的終端地址；16MHz有源晶振作為時鐘輸入。[0007]邏輯綜合電路包括地址譯碼和邏輯控制電路。地址譯碼電路對系統(tǒng)所使用的DSPF2812存儲器和BU-61580存儲器進行地址選擇、譯碼。邏輯控制電路產(chǎn)生JBU61580所需要的控制信號以及給DSPF2812提供中斷信號、握手信號和插入等待信號。由DSPF2812和JBU61580向FPGA提供地址線、數(shù)據(jù)線、中斷申請線、中斷響應(yīng)線以及讀、寫信號線。
[0008]電平轉(zhuǎn)換電路采用JS164245芯片，完成FPGA與JBU61580之間的電平轉(zhuǎn)換，實現(xiàn)芯片之間電平兼容。
[0009]雙口 RAM電路采用JM7026芯片，允許左、右端口同時讀寫數(shù)據(jù)，每個端口具有自己獨立的控制信號線、地址線和數(shù)據(jù)線，高速存取數(shù)據(jù)，與大多數(shù)高速處理器配合使用。具有標識器功能，在數(shù)據(jù)傳送時構(gòu)成多種接口形式。
[0010]GJB289A總線協(xié)議芯片電路工作原理:DSPF2812根據(jù)所需功能預(yù)先向JBU61580的寄存器模塊和存儲器模塊寫入相應(yīng)的數(shù)據(jù)，然后通過開始寄存器啟動JBU61580，協(xié)議控制模塊將根據(jù)配置的功能控制數(shù)據(jù)讀寫模塊、編/解碼模塊和收發(fā)器芯片工作。
[0011 ] 配置為BC功能時，通過DSPF2812預(yù)先設(shè)置的命令控制其他終端接收和發(fā)送數(shù)據(jù)，并通過對終端發(fā)送的響應(yīng)狀態(tài)字判斷通信過程消息處理的狀態(tài)，同時，通過握手信號通知DSPF2812。
[0012]配置為RT功能時，響應(yīng)總線控制器的命令接收和發(fā)送數(shù)據(jù)，并將其數(shù)據(jù)處理狀態(tài)信息發(fā)送到總線上。
[0013]本發(fā)明的有益效果是:該模塊包括1553B總線接口電路、邏輯綜合電路、電平轉(zhuǎn)換電路、雙口 RAM和GJB289A總線協(xié)議芯片電路。采用高性能的DSP為控制核心，與外圍輔助電路構(gòu)成最小系統(tǒng)；由JBU61580協(xié)議芯片完成1553總線的功能，JBU61580為多路總線傳輸接口的設(shè)計提供了豐富的資源，也為設(shè)計提供了極大的靈活性與可靠性；控制和譯碼信號利用FPGA實現(xiàn)。FPGA器件外圍電路連接簡單，使用方便，使用功能強大的VerilogHDL語言編程，提高了系統(tǒng)的維護性和擴展性。
[0014]下面結(jié)合附圖和【具體實施方式】對本發(fā)明作詳細說明。
【專利附圖】

【附圖說明】
[0015]圖1是本發(fā)明基于DSP的1553B總線協(xié)議模塊的系統(tǒng)框圖。
[0016]圖2是本發(fā)明基于DSP的1553B總線協(xié)議模塊的總線驅(qū)動程序框圖。
【具體實施方式】
[0017]參照圖1-2。本發(fā)明基于DSP的1553B總線協(xié)議模塊包括1553B總線接口電路、邏輯綜合電路、電平轉(zhuǎn)換電路、雙口 RAM和GJB289A總線協(xié)議芯片電路五部分。
[0018]1553B總線接口電路采用JBU-61580協(xié)議芯片。JBU-61580內(nèi)部集成了雙收發(fā)器邏輯、編解碼器、協(xié)議邏輯、內(nèi)存管理和中斷控制邏輯，還提供了一個4K字(16bit)的內(nèi)部共享靜態(tài)RAM和與處理器總線之間的緩沖接口 ；軟件接口包括17個內(nèi)部操作寄存器、8個測試寄存器以及64K字的共享存儲器地址空間；工作在緩沖方式下，占用16位數(shù)據(jù)總線和12位地址總線，其所有的控制信號由FPGA的譯碼電路產(chǎn)生，通過中斷方式與F2812通信，因此BU-61580的中斷引腳INT與F2812的外部中斷XINTl連接；輸出端通過兩個耦合變壓器與外部的1553B總線連接；用一個8位的波段開關(guān)選擇JBU61580的終端地址；16MHz有源晶振作為時鐘輸入。
[0019]邏輯綜合電路包括地址譯碼和邏輯控制電路。地址譯碼電路功能是對系統(tǒng)所使用的F2812存儲器和BU-61580存儲器進行地址選擇、譯碼。邏輯控制電路功能是產(chǎn)生JBU61580所需要的控制信號以及給F2812提供中斷信號、握手信號、插入等待信號。由F2812和JBU61580向FPGA提供地址線、數(shù)據(jù)線、中斷申請線、中斷響應(yīng)線以及讀、寫信號線。
[0020]電平轉(zhuǎn)換電路主要完成FPGA與JBU61580之間的電平轉(zhuǎn)換，實現(xiàn)芯片之間電平兼容。本系統(tǒng)采用JS164245，它是兼容IDI74ALVC164245的一款總線收發(fā)器芯片，采用CMOS工藝，具有三態(tài)輸出功能，工作電壓3.3V和5V，可實現(xiàn)16位雙向數(shù)據(jù)傳輸功能，并可以實現(xiàn)
3.3V和5V信號的轉(zhuǎn)換。
[0021 ] 雙口 RAM電路由JM7026芯片組成，允許兩個(左、右)端口同時讀寫數(shù)據(jù)，每個端口具有自己獨立的控制信號線、地址線和數(shù)據(jù)線，可高速存取數(shù)據(jù)，可與大多數(shù)高速處理器配合使用。具有標識器功能，在數(shù)據(jù)傳送時可構(gòu)成多種接口形式。
[0022]GJB289A總線協(xié)議芯片電路工作原理:F2812根據(jù)所需功能預(yù)先向JBU61580的寄存器模塊和存儲器模塊寫入相應(yīng)的數(shù)據(jù)，然后通過開始寄存器啟動JBU61580，協(xié)議控制模塊將根據(jù)配置的功能控制數(shù)據(jù)讀寫模塊、編/解碼模塊和收發(fā)器芯片工作。
[0023]I配置為BC功能時，可以通過F2812預(yù)先設(shè)置的命令控制其他終端接收和發(fā)送數(shù)據(jù)，并通過對終端發(fā)送的響應(yīng)狀態(tài)字判斷通信過程消息處理的狀態(tài)，同時，通過握手信號通知 F2812。
[0024]2配置為RT功能時，可以響應(yīng)總線控制器的命令接收和發(fā)送數(shù)據(jù)，并將其數(shù)據(jù)處理狀態(tài)信息發(fā)送到總線上。對于RT地址配置，產(chǎn)品可以通過管腳RTAD4、RTAD3、RTAD2、RTADURTADO和RTADP進行賦值，也可以通過使能配置寄存器4的bit3 (配置邏輯I)和配置寄存器5的bit5/4/3/2/l/0 (按奇檢驗準則配置RT地址)進行賦值，且只有通過重新寫入配置寄存器5相應(yīng)位才能改變RT地址。
[0025]軟件設(shè)計分為軟件包含F(xiàn)2812的軟件代碼和FPGA軟件代碼和1553B總線驅(qū)動程
序三部分。
[0026]F2812軟件代碼把需要發(fā)送的數(shù)據(jù)從JM7026中讀取出來，并控制JBU61580通過1553B總線準確的發(fā)送出去，并讀取JBU61580中1553B總線上接收到的數(shù)據(jù)，寫入JM7026，供板外器件讀取使用。
[0027]FPGA代碼用于地址譯碼，使F2812在訪問JBU61580和JM7026時沒有沖突，能夠正
確操作。
[0028]驅(qū)動程序主要功能是實現(xiàn)JBU61580協(xié)議芯片的初始化、RAM空間的自檢、與上位機的通訊、中斷響應(yīng)、總線數(shù)據(jù)讀取和發(fā)送。
[0029]初始化模塊主要功能為:1)完成對F2812初始化，設(shè)置其相關(guān)寄存器，主要是設(shè)置有關(guān)中斷和串口的寄存器，包括中斷標志寄存器(IFR)、中斷使能寄存器(IER)、中斷控制寄存器(ICR)、SCI通信控制寄存器(SCICCR)、SCI控制寄存器I (SCICTL1)、波特率設(shè)置寄存器(SCIBAUD)等，以確定中斷源和串口的波特率、停止位等。2)完成對JBU61580協(xié)議芯片內(nèi)部寄存(主要包括啟動/復(fù)位寄存器、配置寄仔器1、配置寄存器2、配置寄存器3、中斷屏蔽寄存器)、數(shù)據(jù)存儲區(qū)、堆棧區(qū)和數(shù)據(jù)查詢表等的初始化設(shè)置，使其能夠正確實現(xiàn)RT模式的功能。[0030]自檢模塊主要完成對雙口RAM空間的檢查，看是否出現(xiàn)錯誤。實現(xiàn)方法是向該內(nèi)存空間寫入連續(xù)的數(shù)據(jù)，然后讀出來比較看是否相等，若不相等則表示有錯，記錄下所有的錯誤數(shù)并把這個錯誤數(shù)通過串口發(fā)送給上位機。
[0031]中斷模塊分為2部分:1)用于接收1553B總線到來的數(shù)據(jù)，響應(yīng)1553B總線數(shù)據(jù)的中斷，利用F2812的XINT1，XINTl采用脈沖下降沿觸發(fā)中斷方式；2)用于接收上位機向F2812發(fā)送的命令，接收上位機的命令是通過F2812的串行通信接口(SCI)來進行的.利用F2812的SCITXRXINT中斷。在XINTl中斷服務(wù)子程序中設(shè)置“讀總線數(shù)據(jù)標志”，在異步串口中斷服務(wù)子程序中設(shè)置“讀串口數(shù)據(jù)命令標志”。在查詢模塊中，可以通過查詢這兩個標志.來判斷是否有總線數(shù)據(jù)到來以及是否有上位機的命令到來。
[0032]在查詢模塊中，當“讀總線數(shù)據(jù)標志位”有效時，F(xiàn)2812就從JBU61580的命令堆棧相應(yīng)地址處開始依次讀4個地址單元的內(nèi)容，分別為數(shù)據(jù)塊狀態(tài)字、時間標志字、數(shù)據(jù)塊指針和接收到的命令字，根據(jù)命令字和數(shù)據(jù)塊指針到數(shù)據(jù)堆棧讀取總線數(shù)據(jù)，然后將接收到的總線上的數(shù)據(jù)轉(zhuǎn)發(fā)出去。當“讀串口數(shù)據(jù)命令標志位”有效時。RX接收上位機的命令，根據(jù)不同的命令實現(xiàn)相應(yīng)的功能。為了能夠保證與上位機實現(xiàn)可靠的握手，在查詢程序中設(shè)置了一個數(shù)據(jù)緩沖區(qū)，在查詢程序中對緩沖區(qū)中的數(shù)據(jù)進行判斷。看是否收到一幀完整的命令。若收到一幀完整的命令，則根據(jù)不同的命令設(shè)置系統(tǒng)的啟動、停止、自檢等相應(yīng)標志，并將緩沖區(qū)中的數(shù)據(jù)依次向前移動一幀，數(shù)據(jù)指針也向前移動一幀。
【權(quán)利要求】
1.一種基于DSP的1553B總線協(xié)議模塊，其特征在于:包括1553B總線接口電路、邏輯綜合電路、電平轉(zhuǎn)換電路、雙口 RAM和GJB289A總線協(xié)議芯片電路； 1553B總線接口電路采用JBU-61580協(xié)議芯片JBU-61580內(nèi)部集成了雙收發(fā)器邏輯、編解碼器、協(xié)議邏輯、內(nèi)存管理和中斷控制邏輯，還提供了一個4K字的內(nèi)部共享靜態(tài)RAM和與處理器總線之間的緩沖接口 ；軟件接口包括17個內(nèi)部操作寄存器、8個測試寄存器以及64K字的共享存儲器地址空間；工作在緩沖方式下，占用16位數(shù)據(jù)總線和12位地址總線，其所有的控制信號由FPGA的譯碼電路產(chǎn)生，通過中斷方式與DSPF2812通信，BU-61580的中斷引腳INT與DSPF2812的外部中斷XINTl連接；輸出端通過兩個耦合變壓器與外部的1553B總線連接；用一個8位的波段開關(guān)選擇JBU61580的終端地址；16MHz有源晶振作為時鐘輸入； 邏輯綜合電路包括地址譯碼和邏輯控制電路；地址譯碼電路對系統(tǒng)所使用的DSPF2812存儲器和BU-61580存儲器進行地址選擇、譯碼；邏輯控制電路產(chǎn)生JBU61580所需要的控制信號以及給DSPF2812提供中斷信號、握手信號和插入等待信號；*DSPF2812和JBU61580向FPGA提供地址線、數(shù)據(jù)線、中斷申請線、中斷響應(yīng)線以及讀、寫信號線； 電平轉(zhuǎn)換電路采用JS164245芯片，完成FPGA與JBU61580之間的電平轉(zhuǎn)換，實現(xiàn)芯片之間電平兼容； 雙口 RAM電路采用JM7026芯片，允許左、右端口同時讀寫數(shù)據(jù)，每個端口具有自己獨立的控制信號線、地址線和數(shù)據(jù)線，高速存取數(shù)據(jù)，與大多數(shù)高速處理器配合使用；具有標識器功能，在數(shù)據(jù)傳送時構(gòu)成多種接口形式； GJB289A總線協(xié)議芯片電路工作原理:DSPF2812根據(jù)所需功能預(yù)先向JBU61580的寄存器模塊和存儲器模塊寫入相應(yīng)的數(shù)據(jù)，然后通過開始寄存器啟動JBU61580，協(xié)議控制模塊將根據(jù)配置的功能控制數(shù)據(jù)讀寫模塊、編/解碼模塊和收發(fā)器芯片工作； 配置為BC功能時，通過DSPF2812預(yù)先設(shè)置的命令控制其他終端接收和發(fā)送數(shù)據(jù)，并通過對終端發(fā)送的響應(yīng)狀態(tài)字判斷通信過程消息處理的狀態(tài)，同時，通過握手信號通知DSPF2812 ； 配置為RT功能時，響應(yīng)總線控制器的命令接收和發(fā)送數(shù)據(jù)，并將其數(shù)據(jù)處理狀態(tài)信息發(fā)送到總線上。
【文檔編號】G06F13/38GK103646003SQ201310646046
【公開日】2014年3月19日 申請日期:2013年12月2日 優(yōu)先權(quán)日:2013年12月2日
【發(fā)明者】周宏博, 王紅玲, 谷鳴, 王波, 孫倩, 劉文亮, 孫周 申請人:西安航空制動科技有限公司