一種多路偽隨機序列產(chǎn)生芯片的制作方法
【專利摘要】本發(fā)明公開了一種多路偽隨機序列產(chǎn)生芯片。芯片包括：一個輸入時鐘信號(1)、一個輸入選擇信號(2)、一個31位輸入引腳(3)、一個31位數(shù)據(jù)選擇器(4)、一個31位偽隨機序列發(fā)生器(5)、一個31位片選輸出器(6)、一個片選引腳(7)、一個31位的輸出引腳(8)，其中31位偽隨機序列發(fā)生器(5)是由一個31位乘法器(11)、一個前級31位加法器(14)、一個后級31位加法器(17)和一個31位輸出寄存器(19)構成。芯片可以在一個時鐘內(nèi)完成乘法、加法、寄存運算，同時產(chǎn)生31路二進制偽隨機序列，提高了序列產(chǎn)生速度，可以方便地控制序列的產(chǎn)生，還可以方便地與其它數(shù)字系統(tǒng)集成形成多功能芯片。
【專利說明】一種多路偽隨機序列產(chǎn)生芯片
【技術領域】:
[0001]本發(fā)明屬于芯片設計技術，具體涉及一種多路偽隨機序列產(chǎn)生芯片。
【背景技術】:
[0002]隨機序列具有廣闊的應用。例如，電子通信中采用隨機碼進行信號安全處理，電子測試儀器中使用隨機碼序列進行儀器性能測試，計算機安全中采用隨機碼序列進行信息安全處理，經(jīng)濟分析中采用隨機序列進行系統(tǒng)模擬。真正的隨機序列難以控制和重復利用，因而實際應用中采用的是與隨機序列特性類似的偽隨機序列。常用的偽隨機序列有m序列和同余隨機序列。
[0003]m序列是采用反饋移位寄存器的移位來產(chǎn)生二進制隨機序列。其序列的最長周期與采用的反饋移位寄存器個數(shù)有關。
[0004]同余隨機序列有乘同余和線性同余(混合同余)兩種。所謂線性同余法(又叫混合同余法)，就是產(chǎn)生序列按照這樣的迭代公式:X[i+l] = (AXX[i]+C)mod M，其中mod表示對M求模運算；其中A、C和M為常數(shù)，且M為大于零的模數(shù)，A為乘數(shù)且O ( A〈M，C為增量且0<C〈M，X[0]為初始值。序列為X是由X[0]開始由該公式進行遞推產(chǎn)生。經(jīng)前人研究表明，在M=2~q的條件下，參數(shù)A、C、X[0]按如下選取，周期較大，概率統(tǒng)計特性好:
[0005](I)A=2'b+1=2'(log2(M) / 2)+l=2~log2(sqrt(M))+l=sqrt(M)+1 ;b 取 q / 2 附近的數(shù)；
[0006](2) C= (I / 2+sqrt(3))*M ;
[0007]⑶X[0]為小于M的任意非負數(shù)。
[0008]當C=O時被稱為乘同余法。由M，A，C和XO所定義的線性同余序列得到最大的周期長度M的條件如下:當且僅當(I) C與M互素；⑵對于整除M的每個素數(shù)p，2~b=A-l是P的倍數(shù)；⑶如果M是4的倍數(shù)，則b也是4的倍數(shù)。
[0009]過去采用x[i+l] = (AXX[i])mod M實現(xiàn)線性同余隨機序列是采用軟件實現(xiàn)，軟件實現(xiàn)速度慢，不利于信息安全，且不便于利用硬件芯片快速實現(xiàn)，更無法與其它數(shù)字系統(tǒng)形成多功能集成電路芯片。本發(fā)明提出的一種多路偽隨機序列產(chǎn)生芯片，該芯片可以方便地與其他數(shù)字系統(tǒng)集成在一起，形成多功能集成數(shù)字芯片，且可以同時產(chǎn)生31路二進制偽隨機序列。

【發(fā)明內(nèi)容】
:
[0010]本發(fā)明涉及的一種多路偽隨機序列產(chǎn)生芯片，采用乘同余法產(chǎn)生隨機序列，實現(xiàn)偽隨機序列的硬件實現(xiàn)和控制，形成硬件芯片核，從而便于采用復雜可編程器件(CPLD)、現(xiàn)場可編程器件(FPGA)或專用集成電路(ASIC)來實現(xiàn)芯片，也可以方便地與大規(guī)模數(shù)字系統(tǒng)集成形成多功能數(shù)字芯片。
[0011]為了實現(xiàn)上述發(fā)明目的，本發(fā)明所采用的技術方案:
[0012]芯片包含:一個輸入時鐘信號(I)、一個輸入選擇信號(2)、一個31位輸入引腳(3)、一個31位數(shù)據(jù)選擇器(4)、一個31位偽隨機序列發(fā)生器(5)、一個31位片選輸出器
(6)、 一個片選引腳(7)、一個31位的輸出引腳⑶；其中31位數(shù)據(jù)選擇器(4)的輸出(9)作為偽隨機序列發(fā)生器(5)的輸入,偽隨機序列發(fā)生器(5)的輸出(10)作為片選輸出器(6)的輸入，片選輸出器(6)的輸出引腳為31位的輸出引腳(8),片選引腳(7)為控制片選輸出器(6)輸出值的輸入引腳。其中的31位數(shù)據(jù)選擇器⑷在當輸入選擇信號(2)為高電平時將外部31位輸入引腳(3)上的數(shù)值選擇輸出到31位數(shù)據(jù)選擇器(4)的輸出(9)，在當輸入選擇信號⑵為低電平時將內(nèi)部31位偽隨機序列發(fā)生器(5)的輸出值(10)選擇輸出到31位數(shù)據(jù)選擇器(4)的輸出(9)。其中的31位偽隨機序列發(fā)生器(5)包含一個31位乘法器(11)、前級31位加法器(14)、后級31位加法器(17)、一個31位輸出寄存器(19)。其中31位乘法器(11)是將輸入31位偽隨機序列發(fā)生器(5)的數(shù)(9)與常數(shù)16807相乘，得到低31位(12)和高31位(13)。其中的前級31位加法器(14)是將31位乘法器(11)的積的低31位(12)與乘積的高31位(13)通過前級31位加法器(14)進行31位的相加，得到31位的和(15)及其進位(16)。其中的后級31位加法器(17)是將前級31位加法器(14)輸出的和(15)與進位(16)進行31位的相加運算，得到和(18)。其中的31位輸出寄存器(19)是在輸入時鐘信號(I)的邊沿觸發(fā)下將后級31位加法器(17)的輸出和(18)寄存輸出(10)。其中的片選引腳(7)輸入為低電平時,片選輸出器(6)將31位輸出寄存器(19)的輸出(10)傳輸并輸出(8),而當片選引腳(7)輸入為高電平時,片選輸出器(6)將輸出高阻。該芯片可以方便地與其他數(shù)字系統(tǒng)集成形成多功能芯片。
[0013]本發(fā)明提出的一種多路偽隨機序列產(chǎn)生芯片包括以下步驟:
[0014]1.輸入選擇信號⑵置高電平；
[0015]2.在31位輸入引腳(3)上輸入初始值X(O)，則數(shù)據(jù)選擇器(4)將輸入初始值X(O)選擇作為輸入序列發(fā)生器(5)的輸入信號(9)；
[0016]3.設序列序號n=l，在輸入時鐘信號(I)的邊沿觸發(fā)下，在一個輸入時鐘信號周期內(nèi)，選擇輸入的31位數(shù)據(jù)X(O)經(jīng)過芯片核內(nèi)部的一個31位乘法器(11)、一個前級31位加法器(14)、一個后級31位加法器(17)后產(chǎn)生新的序列X(I)，并存儲到31位輸出寄存器(19)并寄存輸出(10);其中的乘法器(11)是完成31位輸入數(shù)據(jù)(9)與常數(shù)16807的乘積；其中的前級31位加法器(14)是將乘積的低31位(12)與高31位(13)進行對應位的加法運算，得到和(15)和進位(16);其中的后級31位加法器(17)是將前級31位加法器(14)的輸出和(15)與進位(16)進行31位的相加運算，得到和(18);同時輸出寄存器(19)的輸出(10)被反饋輸入到數(shù)據(jù)選擇器(4)；
[0017]4.將輸入選擇信號⑵置低電平；
[0018]5.設序列序號η遞增1，則數(shù)據(jù)選擇器⑷將反饋數(shù)據(jù)(10)即Χ(η_1)選擇作為輸入序列發(fā)生器(5)的輸入信號(9)；
[0019]6.在輸入時鐘信號(I)的邊沿觸發(fā)下，在一個輸入時鐘信號周期內(nèi)，選擇輸入序列發(fā)生器的31位數(shù)據(jù)X(n-l)經(jīng)過芯片核內(nèi)部的一個31位乘法器(11)、一個前級31位加法器(14)、一個后級31位加法器(17)后產(chǎn)生新的序列X(n)，且存儲到31位輸出寄存器
[19]并輸出(10):
[0020]7.若輸入選擇信號(2)置高電平則跳轉步驟1，否則跳轉步驟4。
[0021]8.這樣就在芯片的(10)處得到一系列的輸出序列X(I)、X(2)、……、。[0022]9.若要輸出序列，只要設置芯片的片選引腳(7)為低電平即可在芯片的31位輸出引腳(8)上得到序列輸出；反之，當設置芯片的片選引腳(7)為高電平時則在芯片的31位輸出引腳(8)上得到高阻輸出。
[0023]本發(fā)明的有益效果是:
[0024]1、芯片可以在一個時鐘內(nèi)完成乘法、加法、寄存運算，同時產(chǎn)生31路二進制隨機序列，提聞了序列廣生速度；
[0025]2、芯片可以控制預置序列的初始值和控制序列的輸出，從而方便控制序列的產(chǎn)生；
[0026]3、芯片可以方便地與其它數(shù)字系統(tǒng)集成，形成多功能數(shù)字芯片，便于在多功能芯片中產(chǎn)生偽隨機序列。
【專利附圖】

【附圖說明】:
[0027]圖1是多路偽隨機序列產(chǎn)生芯片組成框圖。在圖1中，各數(shù)字的含義如下:1.輸入時鐘信號；2.輸入選擇信號；3.芯片的31位輸入引腳；4.31位數(shù)據(jù)選擇器；5.31位偽隨機序列發(fā)生器(虛框內(nèi))；6.31位片選輸出器；7.片選引腳；8.芯片的31位輸出引腳；9.數(shù)據(jù)選擇器輸出；10.寄存器輸出數(shù)據(jù)；11.31位乘法器；12.乘法器輸出積的低31位；13.乘法器輸出積的高31位；14.前級31位加法器；15.前級31位加法器的和；16.前級31位加法器的進位；17.后級31位加法器；18.后級31位加法器的和；19.31位輸出寄存器。
[0028]圖2是多路偽隨機序列產(chǎn)生芯片在FP6A中的一個實施圖。在圖2中，各符號的含義如下:clk是輸入的時鐘信號；set是輸入選擇信號；ini[30..0]是芯片核的31位輸入引腳；sel31是31位數(shù)據(jù)選擇器；seqg是31位偽隨機序列發(fā)生器；s_in[30..0]是偽隨機序列發(fā)生器的輸入；s_out[30..0]是偽隨機序列發(fā)生器的輸出；cout是31位片選輸出器；cs是片選引腳；out[30..0]是芯片核的31位的輸出引腳。
[0029]圖3是圖2中偽隨機序列發(fā)生器seqg在FPGA中的一個實施圖。在圖3中，各符號的含義如下:seqg(虛框內(nèi))是偽隨機序列發(fā)生器；mul31是31位乘法器；16807是表示送入乘法器mul31的常數(shù)；m[30..0]是乘法器輸出的低31位數(shù)據(jù)；m[61..31]是乘法器輸出的高31位數(shù)據(jù)；adder31是31位加法器；sum[30..0]是31位加法器的和；carry是加法器的進位；reg31是31位輸出寄存器；其余符號含義同圖2。
[0030]圖4是多路偽隨機序列產(chǎn)生芯片在FPGA下實施的功能仿真結果。在圖4中符號含義同圖2。
[0031]圖5是多路偽隨機序列產(chǎn)生芯片在FPGA下實施的功能仿真31位輸出波形。在圖5中符號out [O]、out [I]、……、out[30]是31個輸出引腳out[30..0]的各個引腳名稱，其余符號含義同圖2。
[0032]圖6是發(fā)明的一種多路偽隨機序列產(chǎn)生芯片產(chǎn)生的一個序列例子的31位中的各位出現(xiàn)數(shù)字I次數(shù)的統(tǒng)計圖。橫坐標是31位的各二進制位，縱坐標是各位出現(xiàn)I的次數(shù)。
[0033]圖7是發(fā)明的一種多路偽隨機序列產(chǎn)生芯片產(chǎn)生的一個序列例子的自相關圖。橫坐標是相關延時，縱坐標是序列自相關值。
【具體實施方式】:[0034]參見圖1，本發(fā)明的一種多路偽隨機序列產(chǎn)生芯片，具體實施如下:
[0035]1、將輸入選擇信號(2)置高電平，在輸入引腳(3)上輸入31位初始數(shù)據(jù)X[0]，則數(shù)據(jù)選擇器(4)將把數(shù)據(jù)X[0]選擇輸出(9)，作為序列發(fā)生器(5)的輸入信號。在一個時鐘信號的邊沿觸發(fā)下，輸入偽隨機序列發(fā)生器(5)的數(shù)據(jù)X[0]經(jīng)過乘法器(11)、前級加法器(14)、后級加法器(17)完成序列值X[I] = (16807XX[O])mod(2147483647)的計算，并通過輸出寄存器(19)寄存輸出(10)，且將輸出X[l]反饋到輸入數(shù)據(jù)選擇器(4);如果繼續(xù)保持輸入選擇信號(2)為高電平，則數(shù)據(jù)選擇器(4)繼續(xù)選擇X[0]輸出(9)，從而在一個時鐘信號的邊沿觸發(fā)下，輸入偽隨機序列發(fā)生器(5)的數(shù)據(jù)X[0]經(jīng)過乘法器(11)、前級加法器
(14)、后級加法器(17)繼續(xù)完成序列值X[l] = (16807XX[0])mod(2147483647)的計算，并通過輸出寄存器(19)寄存輸出(10)，且繼續(xù)將輸出X[l]反饋到輸入數(shù)據(jù)選擇器(4)，即只要保持輸入選擇信號(2)為高電平，則輸出X[l]將保持不變。
[0036].2、然后，將輸入選擇信號⑵置低電平，則數(shù)據(jù)選擇器⑷將把反饋數(shù)據(jù)X[l]選擇輸出(9),作為序列發(fā)生器(5)的輸入信號。在一個時鐘信號的邊沿觸發(fā)下，輸入偽隨機序列發(fā)生器(5)的數(shù)據(jù)X[l]經(jīng)過乘法器(11)、前級加法器(14)、后級加法器(17)完成序列{t X [2] = (16807 X X [I]) mod (2147483647)的計算，并通過輸出寄存器(19)寄存輸出(10)，且將輸出X[2]反饋到輸入數(shù)據(jù)選擇器(4);如果繼續(xù)保持輸入選擇信號(2)為低電平，則數(shù)據(jù)選擇器(4)將把反饋數(shù)據(jù)X[2]選擇輸出(9)，作為偽隨機序列發(fā)生器(5)的輸入信號。在一個時鐘信號的邊沿觸發(fā)下，輸入偽隨機序列發(fā)生器(5)的數(shù)據(jù)X[2]經(jīng)過乘法器(11)、前級加法器(14)、后級加法器(17)完成序列值X[3] = (16807XX[2])mod(2147483647)的計算，并通過輸出寄存器(19)寄存輸出(10)，且將輸出X[3]反饋到輸入數(shù)據(jù)選擇器(4)；若再繼續(xù)保持輸入選擇信號(2)為低電平，則數(shù)據(jù)選擇器(4)將把反饋數(shù)據(jù)X[3]選擇輸出
(9),作為偽隨機序列發(fā)生器(5)的輸入信號。在一個時鐘信號的邊沿觸發(fā)下，輸入偽隨機序列發(fā)生器(5)的數(shù)據(jù)X[3]經(jīng)過乘法器(11)、前級加法器(14)、后級加法器(17)完成序列{t X [4] = (16807 X X [3]) mod (2147483647)的計算，并通過輸出寄存器(19)寄存輸出(10)，且將輸出X[4]反饋到輸入數(shù)據(jù)選擇器(4)；……。這樣若一直保持輸入選擇信號(2)為低電平，則在輸出寄存器(19)的寄存輸出端(10)得到偽隨機序列:X[1]、X[2]、X[3]、……且都為31位二進制的數(shù)值。
[0037]3、若要復位重新產(chǎn)生新的偽隨機序列，只要把輸入選擇信號(2)置高電平，并在輸入引腳⑶上輸入31位初始數(shù)據(jù)X[0]即可。
[0038]圖2和圖3是將發(fā)明的一種多路偽隨機序列產(chǎn)生芯片采用FPGA實施的例子，其中圖3是圖2中偽隨機序列發(fā)生器seqg在FPGA中的一個實施圖。將輸入選擇信號set置高電平，在ini [30..0]輸入31位初始數(shù)據(jù)X [O]，則數(shù)據(jù)選擇器sel31將把數(shù)據(jù)X[0]選擇輸出s_in[30..0]，作為偽隨機序列發(fā)生器seqg的輸入信號。在一個時鐘信號的邊沿觸發(fā)下，輸入偽隨機序列發(fā)生器seqg的數(shù)據(jù)X[0]經(jīng)過乘法器mul31、前級加法器adderfl、后級加法器adder31完成序列值X[I] = (16807 XX[O])mod (2147483647)的計算，并通過輸出寄存器reg31寄存輸出s_out[30..0]，且將輸出X[I]反饋到輸入數(shù)據(jù)選擇器sel31 ;如果繼續(xù)保持輸入選擇信號set為高電平，則數(shù)據(jù)選擇器sel31繼續(xù)選擇X[0]輸出s_in[30..0]，從而在一個時鐘信號的邊沿觸發(fā)下，輸入偽隨機序列發(fā)生器seqg的數(shù)據(jù)X[0]經(jīng)過乘法器mul31、前級加法器adder31、后級加法器adder31繼續(xù)完成序列值X [I] = (16807 X X [O])mod (2147483647)的計算，并通過輸出寄存器reg31寄存輸出s_out [30..0]，且繼續(xù)將輸出X[l]反饋到輸入數(shù)據(jù)選擇器sel31，即只要保持輸入選擇信號set為高電平，則輸出X[l]將保持不變。然后，將輸入選擇信號set置低電平，則數(shù)據(jù)選擇器sel31將把反饋數(shù)據(jù)x[l]選擇輸出S_in[30..0],作為偽隨機序列發(fā)生器seqg的輸入信號。在一個時鐘信號的邊沿觸發(fā)下，輸入偽隨機序列發(fā)生器seqg的數(shù)據(jù)X[l]經(jīng)過乘法器皿131、前級加法器adder31、后級加法器 adder31 完成序列值 X[2] = (16807XX[l])mod(2147483647)的計算，并通過輸出寄存器reg31寄存輸出s_out[30..0]，且將輸出X[2]反饋到輸入數(shù)據(jù)選擇器sel31 ;如果繼續(xù)保持輸入選擇信號set為低電平，則數(shù)據(jù)選擇器sel31將把反饋數(shù)據(jù)X[2]選擇輸出s_in[30..0],作為偽隨機序列發(fā)生器seqg的輸入信號。在一個時鐘信號的邊沿觸發(fā)下，輸入序列發(fā)生器seqg的數(shù)據(jù)X[2]經(jīng)過乘法器皿131、前級加法器adderfl、后級加法器adder31完成序列值X [3] = (16807 X X [2]) mod (2147483647)的計算，并通過輸出寄存器reg31寄存輸出s_out[30..0]，且將輸出X[3]反饋到輸入數(shù)據(jù)選擇器sel31 ;若再繼續(xù)保持輸入選擇信號set為低電平，則數(shù)據(jù)選擇器sel31將把反饋數(shù)據(jù)X[3]選擇輸出s_in[30..0],作為偽隨機序列發(fā)生器seqg的輸入信號。在一個時鐘信號的邊沿觸發(fā)下，輸入偽隨機序列發(fā)生器seqg的數(shù)據(jù)X[3]經(jīng)過乘法器mul31、前級加法器adderfl、后級加法器adder31完成序列值X[4] = (16807 XX[3])mod (2147483647)的計算，并通過輸出寄存器reg31寄存輸出s_out[30..0]，且將輸出X[4]反饋到輸入數(shù)據(jù)選擇器(4)；……。這樣若一直保持輸入選擇信號set為低電平,貝U在輸出寄存器reg31的寄存輸出端s_out[30..0]得到偽隨機序列:X[1]、X[2]、X[3]、……，且都為31位二進制的數(shù)值。若要復位重新產(chǎn)生新的偽隨機序列，只要把輸入選擇信號set置高電平，并在輸入引腳ini [03..0]上輸入31位初始數(shù)據(jù)X[0]即可。
[0039]圖4是發(fā)明的一種多路偽隨機序列產(chǎn)生芯片在FPGA下實施的功能仿真結果。初始值X[O] =0x00000001從ini輸入。設cs=0，即在圖2中的cout輸出out而不是高阻。在set保持高電平時，圖4中out輸出保持值0x000041A7，這是因為始終是將初始值0x00000001選擇輸入的原因。當set置低電平時，在下一個時鐘c]k的上升沿輸出序列值0xl0D63AFl。set繼續(xù)保持低·電平，則選擇輸入0xl0D63AFl，在下一個時鐘elk的上升沿輸出序列值0x60B7ACD9 ；set繼續(xù)保持低電平，則選擇輸入0x60B7ACD9，在下一個時鐘elk的上升沿輸出序列值0x3AB50C2A ;……。這樣，只要繼續(xù)保持set低電平，總在下一個時鐘elk的上升沿輸出新序列值?？梢则炞C:0xl0D63AFl= (16807X0x000041A7)mod(2147483647)，
0x60B7ACD9= (16807 X 0xl0D63AFl)mod (2147483647)，......。表明本發(fā)明的芯片能夠正確
乘同余計算而產(chǎn)生多路偽隨機序列。
[0040]圖5是多路偽隨機序列產(chǎn)生芯片在FPGA下實施產(chǎn)生的31位輸出序列值
out [30..0]的各二進制位 out [30]、out [29]、......、out [I]、out [0]的序列，可見輸出的 31
路二進制位序列是隨機的。
[0041]圖6是發(fā)明的多路偽隨機序列產(chǎn)生芯片在FPGA下實施產(chǎn)生的31位序列值在各二進制位出現(xiàn)I的統(tǒng)計圖，可見O和I在31位的各位均勻分布。圖7是偽隨機序列產(chǎn)生數(shù)字芯片核在FPGA下實施產(chǎn)生的31位序列值的自相關圖，可見序列各值具有獨立性。
【權利要求】
1.一種多路偽隨機序列產(chǎn)生芯片,其特征在于芯片包括:一個輸入時鐘信號(I)、一個輸入選擇信號(2)、一個31位輸入引腳(3)、一個31位數(shù)據(jù)選擇器(4)、一個31位偽隨機序列發(fā)生器(5)、一個31位片選輸出器(6)、一個片選引腳(7)、一個31位的輸出引腳(8)；其中31位數(shù)據(jù)選擇器(4)的輸出(9)作為偽隨機序列發(fā)生器(5)的輸入，偽隨機序列發(fā)生器(5)的輸出(10)作為片選輸出器(6)的輸入,片選輸出器(6)的輸出引腳為31位的輸出引腳(8)，片選引腳(7)為控制片選輸出器(6)輸出值的輸入引腳。
2.根據(jù)權利I所述的一種多路偽隨機序列產(chǎn)生芯片，其特征在于其中的31位數(shù)據(jù)選擇器⑷在當輸入選擇信號⑵為高電平時將外部31位輸入引腳(3)上的數(shù)值選擇輸出到31位數(shù)據(jù)選擇器(4)的輸出(9)，在當輸入選擇信號(2)為低電平時將內(nèi)部31位偽隨機序列發(fā)生器(5)的輸出值(10)選擇輸出到31位數(shù)據(jù)選擇器⑷的輸出(9)。
3.根據(jù)權利I所述的一種多路偽隨機序列產(chǎn)生芯片，其特征在于其中的31位偽隨機序列發(fā)生器(5)包含一個31位乘法器(11)、前級31位加法器(14)、后級31位加法器(17)、一個31位輸出寄存器(19)。
4.根據(jù)權利I所述的一種多路偽隨機序列產(chǎn)生芯片，其特征在于其中31位乘法器(11)是將輸入31位偽隨機序列發(fā)生器(5)的數(shù)(9)與常數(shù)16807相乘，得到低31位(12)和聞31似(13) ο
5.根據(jù)權利I所述的一種多路偽隨機序列產(chǎn)生芯片，其特征在于其中的前級31位加法器(14)是將31位乘法器(11)的積的低31位(12)與乘積的高31位(13)通過前級31位加法器(14)進行31位的相加，得到31位的和(15)及其進位(16)。
6.根據(jù)權利I所述的一種多路偽隨機序列產(chǎn)生芯片，其特征在于其中的后級31位加法器(17)是將前級31位加法器(14)輸出的和(15)與進位(16)進行31位的相加運算，得到和(18)。
7.根據(jù)權利I所述的一種多路偽隨機序列產(chǎn)生芯片，其特征在于其中的31位輸出寄存器(19)是在輸入時鐘信號(I)的邊沿觸發(fā)下將后級31位加法器(17)的輸出和(18)寄存輸出(10)。
8.根據(jù)權利I所述的一種多路偽隨機序列產(chǎn)生芯片，其特征在于當其中的片選引腳(7)輸入為低電平時，片選輸出器(6)將31位輸出寄存器(19)的輸出(10)傳輸并輸出(8)，而當片選引腳(7)輸入為高電平時，片選輸出器(6)將輸出高阻。
9.根據(jù)權利I所述的一種多路偽隨機序列產(chǎn)生芯片，其特征在于該芯片可以方便地與其他數(shù)字系統(tǒng)集成形成多功能芯片。
【文檔編號】G06F7/58GK103577151SQ201310544834
【公開日】2014年2月12日 申請日期:2013年10月30日 優(yōu)先權日:2013年10月30日
【發(fā)明者】陳帥, 陳玲玲, 王麗, 李營, 張水鋒, 馬立憲, 繆玉桂 申請人:淮南師范學院