N型jfet器件的等效電路及仿真方法
【專利摘要】本發(fā)明公開了一種N型JFET器件的等效電路及仿真方法，JFET常被應(yīng)用于模擬電路與開關(guān)電路，其參數(shù)尺寸常根據(jù)實(shí)際需要而有各種變化，傳統(tǒng)的各類仿真軟件只能提供基本的SPICE模型，其應(yīng)用受到各種限制，本發(fā)明提出一種尺寸可變的N型JFET的等效電路，能方便地模擬出各種尺寸規(guī)格的JFET器件，提高模型的仿真精度，縮短設(shè)計(jì)周期。
【專利說(shuō)明】N型JFET器件的等效電路及仿真方法

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及半導(dǎo)體器件的設(shè)計(jì)仿真，特別是指一種N型JFET器件的等效電路，本 發(fā)明還涉及所述N型JFET器件的仿真方法。

【背景技術(shù)】
[0002] JFET(JunctionFieldEffectTransistor:結(jié)型場(chǎng)效應(yīng)管）是場(chǎng)效應(yīng)器件中一種 常見的器件類型，其剖面結(jié)構(gòu)如圖1所示，是在P型襯底上注入形成N阱，在N阱中再注入 形成P阱形成的器件，P阱與P型襯底分別是JFET的柵極及背柵，P阱外圍相對(duì)兩端的N阱 引出形成JFET的源漏端。N阱和P型襯底以及N阱和P阱形成PN結(jié)。其中最常見的是通 過(guò)工藝注入得到的NP擴(kuò)散結(jié)，通過(guò)外加電壓的導(dǎo)致PN結(jié)耗盡形成電流夾斷，由于這類器件 具有獨(dú)特的開關(guān)特性，它經(jīng)常被應(yīng)用于模擬電路的開關(guān)電路、電源電路中。
[0003] 目前在進(jìn)行這類器件設(shè)計(jì)仿真時(shí)，各類仿真軟件也會(huì)提供業(yè)界的JFET器件的 SPICE模型，但是與常規(guī)的M0S器件業(yè)界SPICE模型不同，目前的JFET的模型太過(guò)于理想 化，導(dǎo)致它的應(yīng)用受到一些限制，例如仿真器中提供的模型只能描述單一一種尺寸的JFET 電流，如果版圖中JFET的尺寸發(fā)生變化，模型就無(wú)法應(yīng)對(duì)，無(wú)法適應(yīng)設(shè)計(jì)出不同尺寸不同 電性參數(shù)的JFET器件的需要，缺乏靈活性。


【發(fā)明內(nèi)容】

[0004] 本發(fā)明所要解決的技術(shù)問(wèn)題是提供一種N型JFET器件的等效電路，本發(fā)明還要解 決的技術(shù)問(wèn)題在于提供所述N型JFET器件的仿真方法。
[0005] 為解決上述問(wèn)題，本發(fā)明所述的N型JFET器件的等效電路，包含：第一、第二電阻， 第一、第二、第三、第四電容以及第一、第二電壓控制電流源，其連接關(guān)系為：
[0006] 第一電阻的第一端、第一電容的第一端、第二電容的第一端以及兩個(gè)電壓控制電 流源的正端連接在一起；
[0007] 第二電阻的第一端、第三電容的第一端、第四電容的第一端以及兩個(gè)電壓控制電 流源的負(fù)端連接在一起；
[0008] 第一電容的第二端與第三電容的第二端連接在一起，作為所述N型JFET器件的柵 極；
[0009] 第二電容的第二端與第四電容的第二端連接在一起，作為所述N型JFET器件的背 柵；
[0010] 第一電阻的第二端作為所述N型JFET器件的源極，第二電阻的第二端作為所述N型JFET器件的漏極。
[0011] 進(jìn)一步地，所述第一電阻用于模擬N型JFET器件的源端寄生電阻，所述第二電阻 用于模擬N型JFET器件的漏端寄生電阻，第一、第二、第三、第四電容用于模擬寄生電容；第 一電壓控制電流源用于模擬N阱和P阱之間隨外加電壓的變化而變化的N阱橫向電流，第 二電壓控制電流源用于模擬N阱和P襯底之間隨外加電壓的變化而變化的N阱橫向電流。
[0012] 進(jìn)一步地，所述第一和第四電容是組合用于模擬N阱與P阱之間的寄生電容，且第 一和第四電容各為N阱與P阱之間寄生電容的0. 5倍；所述第二和第三電容是組合用于模 擬N阱與P型襯底之間的寄生電容，且第二和第三電容各為N阱與P襯底之間寄生電容的 0? 5 倍。
[0013] 為解決上述問(wèn)題，本發(fā)明提供的一種N型JFET器件的仿真方法，包含如下兩個(gè)步 驟：
[0014] 步驟一，構(gòu)建N型JFET器件的等效電路；
[0015] 步驟二，利用構(gòu)建的等效電路進(jìn)行仿真。
[0016] 進(jìn)一步地，所述步驟一中，N型JFET器件的等效電路包含：
[0017] 第一、第二電阻，第一、第二、第三、第四電容以及第一、第二電壓控制電流源，其連 接關(guān)系為：
[0018] 第一電阻的第一端、第一電容的第一端、第二電容的第一端以及兩個(gè)電壓控制電 流源的正端連接在一起；
[0019] 第二電阻的第一端、第三電容的第一端、第四電容的第一端以及兩個(gè)電壓控制電 流源的負(fù)端連接在一起；
[0020] 第一電容的第二端與第三電容的第二端連接在一起，作為所述N型JFET器件的柵 極；
[0021] 第二電容的第二端與第四電容的第二端連接在一起，作為所述N型JFET器件的背 柵；
[0022] 第一電阻的第二端作為所述N型JFET器件的源極，第二電阻的第二端作為所述N 型JFET器件的漏極。
[0023] 進(jìn)一步地，所述第一和第四電容是組合用于模擬N阱與P阱之間的寄生電容，且第 一和第四電容各為N阱與P阱之間寄生電容的0. 5倍；所述第二和第三電容是組合用于模 擬N阱與P型襯底之間的寄生電容，且第二和第三電容各為N阱與P襯底之間寄生電容的 0? 5 倍。
[0024] 進(jìn)一步地，仿真時(shí)，所述N型JFET器件總溝道電流Ir采用如下公式描述：

【權(quán)利要求】
1. 一種N型JFET器件的等效電路，其特征在于：包含：第一、第二電阻，第一、第二、第 三、第四電容以及第一、第二電壓控制電流源，其連接關(guān)系為： 第一電阻的第一端、第一電容的第一端、第二電容的第一端以及兩個(gè)電壓控制電流源 的正端連接在一起； 第二電阻的第一端、第三電容的第一端、第四電容的第一端以及兩個(gè)電壓控制電流源 的負(fù)端連接在一起； 第一電容的第二端與第三電容的第二端連接在一起，作為所述N型JFET器件的柵極； 第二電容的第二端與第四電容的第二端連接在一起，作為所述N型JFET器件的背柵； 第一電阻的第二端作為所述N型JFET器件的源極，第二電阻的第二端作為所述N型 JFET器件的漏極。
2. 如權(quán)利要求1所述的N型JFET器件的等效電路，其特征在于：所述第一電阻用于模 擬N型JFET器件的源端寄生電阻，所述第二電阻用于模擬N型JFET器件的漏端寄生電阻， 第一、第二、第三、第四電容用于模擬寄生電容；第一電壓控制電流源用于模擬N阱和P阱之 間隨外加電壓的變化而變化的N阱橫向電流，第二電壓控制電流源用于模擬N阱和P襯底 之間隨外加電壓的變化而變化的N阱橫向電流。
3. 如權(quán)利要求2所述的N型JFET器件的等效電路，其特征在于：所述第一和第四電容 是組合用于模擬N阱與P阱之間的寄生電容，且第一和第四電容各為N阱與P阱之間寄生 電容的〇. 5倍；所述第二和第三電容是組合用于模擬N阱與P型襯底之間的寄生電容，且第 二和第三電容各為N阱與P襯底之間寄生電容的0. 5倍。
4. 一種N型JFET器件的仿真方法，其特征在于：包含如下兩個(gè)步驟： 步驟一，構(gòu)建N型JFET器件的等效電路； 步驟二，利用構(gòu)建的等效電路進(jìn)行仿真。
5. 如權(quán)利要求4所述的N型JFET器件的仿真方法，其特征在于：所述步驟一中，N型 JFET器件的等效電路包含： 第一、第二電阻，第一、第二、第三、第四電容以及第一、第二電壓控制電流源，其連接關(guān) 系為： 第一電阻的第一端、第一電容的第一端、第二電容的第一端以及兩個(gè)電壓控制電流源 的正端連接在一起； 第二電阻的第一端、第三電容的第一端、第四電容的第一端以及兩個(gè)電壓控制電流源 的負(fù)端連接在一起； 第一電容的第二端與第三電容的第二端連接在一起，作為所述N型JFET器件的柵極； 第二電容的第二端與第四電容的第二端連接在一起，作為所述N型JFET器件的背柵； 第一電阻的第二端作為所述N型JFET器件的源極，第二電阻的第二端作為所述N型 JFET器件的漏極。
6. 如權(quán)利要求5所述的N型JFET器件的仿真方法，其特征在于：所述第一電阻用于模 擬N型JFET器件的源端寄生電阻，所述第二電阻用于模擬N型JFET器件的漏端寄生電阻； 所述第一電容和第四電容是組合用于模擬N阱與P阱之間的寄生電容，且第一和第四電容 各為N阱與P阱之間寄生電容的0. 5倍；所述第二和第三電容是組合用于模擬N阱與P型 襯底之間的寄生電容，且第二和第三電容各為N阱與P襯底之間寄生電容的0. 5倍。
7.如權(quán)利要求4或5所述的N型JFET器件的仿真方法，其特征在于：仿真時(shí)，所述N型 JFET器件總溝道電流Ir采用如下公式描述：
以上公式基于N阱電阻在外置電壓偏置情況下耗盡夾斷點(diǎn)為0的坐標(biāo)系建立，Va、Vb分 別是漏端和源端的電壓值，％)為電壓零偏時(shí)的結(jié)深，xp為P阱對(duì)N阱電壓零偏時(shí)結(jié)深，xj2為P襯底對(duì)N阱電壓零偏置時(shí)結(jié)深，u/aSPN結(jié)的內(nèi)建勢(shì)，u/A= u/B，WmS版圖上JFET器 件的寬度，AW為寬度修正因子，LmS版圖上P阱長(zhǎng)度，AL為溝道長(zhǎng)度修正因子，RS(I1、R S(I2、 a A1、a A2是模型中的模型修正系數(shù)。
【文檔編號(hào)】G06F17/50GK104346489SQ201310346902
【公開日】2015年2月11日 申請(qǐng)日期:2013年8月9日 優(yōu)先權(quán)日:2013年8月9日
【發(fā)明者】王正楠 申請(qǐng)人:上海華虹宏力半導(dǎo)體制造有限公司