專利名稱：用于集成電路設(shè)計的并行綜合方法及其系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路設(shè)計領(lǐng)域，特別涉及用于集成電路設(shè)計的并行綜合方法及其系統(tǒng)。
背景技術(shù)：
綜合是將高層次硬件描述格式轉(zhuǎn)變成低層次硬件描述格式的過程。寄存器傳輸級綜合(RTL Synthesis)是將用硬件描述語言(Hardware Description Language,簡稱“HDL”)如Verilog或VHDL描述的寄存器傳輸級電路轉(zhuǎn)變成帶有功能信息的門級電路的過程。門級綜合(Gate-level Synthesis)是將帶有功能信息的門級電路轉(zhuǎn)換成帶有物理信息的門級電路的過程。物理級綜合(Physical Synthesis)是將帶有物理信息的門級電路根據(jù)集成電路制造廠的規(guī)則決定在最終物理芯片的位置和相互連接導(dǎo)線形狀的過程。絕大部分硬件電路設(shè)計都是用HDL語言描述寄存器傳輸級硬件行為，然后由集成電路設(shè)計自動化軟件生成門級電路，進行各種門級和物理級優(yōu)化，最后產(chǎn)生集成電路制造廠能接受的物理級描述格式。寄存器傳輸級到物理級綜合的傳統(tǒng)流程如圖1所示。首先，對硬件描述語言進行語言分析并生成一個描述語言內(nèi)部關(guān)系的語法樹，對語法樹進行語義分析以構(gòu)造一個控制數(shù)據(jù)流程圖(Control Date Flow Graph,簡稱“Q)FG”)。第二步是在CDFG上尋找各種特定的模式進行優(yōu)化，例如資源共享優(yōu)化、算術(shù)邏輯優(yōu)化、邏輯樹的平衡等，將每個CDFG結(jié)點都生成門級電路。第三步是對門級電路進行各種變形優(yōu)化，根據(jù)物理制造工藝產(chǎn)生相匹配的物理級門電路。第四步是物理級優(yōu)化，根據(jù)物理制造工藝決定門單元的位置和互連線的形狀，根據(jù)門單元的物理位置和互連線形狀調(diào)整門單元的功能。最后計算物理級電路的各方面性能。面積、速度和功耗是最主要的三個指標。如果所有指標都滿足設(shè)計目標，綜合成功完成，輸出電路物理設(shè)計方案；如果指標沒有滿足設(shè)計目標，綜合流程需要根據(jù)指標的偏差決定有選擇性地重新進行物理級優(yōu)化，門級優(yōu)化，甚至是CDFG優(yōu)化。本發(fā)明的發(fā)明人發(fā)現(xiàn)，這樣的循環(huán)優(yōu)化過程常常需要多個循環(huán)才能滿足設(shè)計目標，花費很長的計算機運行時間，嚴重影響集成電路硬件設(shè)計的效率。并且由于每個循環(huán)都是在一個特定CDFG結(jié)構(gòu)上進行局部優(yōu)化，沒有全局同時考慮CDFG的多種變形結(jié)構(gòu)，多次循環(huán)也不能產(chǎn)生最好的電路。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種用于集成電路設(shè)計的并行綜合方法及其系統(tǒng)，其極大地縮短了綜合的時間，并能得到性能最優(yōu)的低層次硬件電路。為解決上述技術(shù)問題，本發(fā)明的實施方式公開了一種用于集成電路設(shè)計的并行綜合方法，上述綜合是將高層次硬件描述轉(zhuǎn)變成低層次硬件描述，該方法包括以下步驟:分析步驟對硬件描述語言HDL進行分析以構(gòu)造原始控制數(shù)據(jù)流程圖CDFG;構(gòu)建步驟生成原始CDFG的特定模式子圖的多個結(jié)構(gòu)不同的功能等價子圖，并組合上述特定模式子圖的功能等價子圖以形成多個CDFG;優(yōu)化步驟對多個CDFG進行并行處理和優(yōu)化以同時生成多個低層次硬件電路；選擇步驟從多個低層次硬件電路中選擇性能最優(yōu)的低層次硬件電路；輸出步驟輸出滿足集成電路設(shè)計要求的上述性能最優(yōu)的低層次硬件電路。本發(fā)明的實施方式還公開了一種用于集成電路設(shè)計的并行綜合系統(tǒng)，上述綜合是將高層次硬件描述轉(zhuǎn)變成低層次硬件描述，該系統(tǒng)包括:分析模塊用于對硬件描述語言HDL進行分析以構(gòu)造原始控制數(shù)據(jù)流程圖CDFG;構(gòu)建模塊用于生成原始CDFG的特定模式子圖的多個結(jié)構(gòu)不同的功能等價子圖，并組合上述特定模式子圖的功能等價子圖以形成多個CDFG;優(yōu)化模塊用于對多個CDFG進行并行處理和優(yōu)化以同時生成多個低層次硬件電路；選擇模塊用于從多個低層次硬件電路中選擇性能最優(yōu)的低層次硬件電路；輸出模塊用于輸出滿足集成電路設(shè)計要求的上述性能最優(yōu)的低層次硬件電路。本發(fā)明實施方式與現(xiàn)有技術(shù)相比，主要區(qū)別及其效果在于:本發(fā)明利用計算機技術(shù)中的并行處理能力，同時生成原始CDFG中的特定模式子圖的多個功能等價子圖，將各特定模式子圖的功能等價子圖組合形成多個CDFG，并對上述多個CDFG進行并行處理和優(yōu)化，同時生成多個低層次硬件電路，最后一次性選擇確定性能最優(yōu)的低層次硬件電路，因此多個CDFG需要的綜合時間只是傳統(tǒng)綜合流程一個循環(huán)的時間，極大地縮短了綜合所需的時間，并且由于所有功能等價子圖的組合都被構(gòu)造成專門的CDFG而單獨優(yōu)化，上述并行綜合經(jīng)并行搜索最后確定的最優(yōu)電路就是所有解決空間中能找到的最優(yōu)結(jié)果。進一步地，上述特定模式子圖的多個功能等價子圖以鏈表形式或陣列形式保存于超級CDFG中，便于對上述功能等價子圖的管理和組合，從而可從全局同時考慮CDFG的多種變形結(jié)構(gòu)，以有效地找出最優(yōu)電路。進一步地，在組合上述特定模式子圖的功能等價子圖以形成多個⑶FG前進行兩級選擇刪減，進一步地縮減了綜合時間。


圖1是現(xiàn)有的綜合流程不意圖；圖2是本發(fā)明第一實施方式中一種并行綜合方法的流程示意圖；圖3是本發(fā)明第二實施方式中一種并行綜合方法的構(gòu)建步驟的流程示意圖；圖4是本發(fā)明第二實施方式中對原始CDFG進行特定模式子圖識別的示意圖；圖5是本發(fā)明第二實施方式中一種⑶FG共享子圖；圖6、圖7分別是圖5的一種功能等價子圖；圖8是本發(fā)明第二實施方式中保存所有功能等價子圖的超級CDFG的示意圖；圖9是本發(fā)明第三實施方式中一種并行綜合系統(tǒng)的結(jié)構(gòu)示意圖；圖10是本發(fā)明第三實施方式中一種并行綜合系統(tǒng)的結(jié)構(gòu)示意圖；圖11是本發(fā)明第四實施方式中一種并行綜合系統(tǒng)的構(gòu)建模塊的結(jié)構(gòu)示意圖。
具體實施例方式在以下的敘述中，為了使讀者更好地理解本申請而提出了許多技術(shù)細節(jié)。但是，本領(lǐng)域的普通技術(shù)人員可以理解，即使沒有這些技術(shù)細節(jié)和基于以下各實施方式的種種變化和修改，也可以實現(xiàn)本申請各權(quán)利要求所要求保護的技術(shù)方案。為使本發(fā)明的目的、技術(shù)方案和優(yōu)點更加清楚，下面將結(jié)合附圖對本發(fā)明的實施方式作進一步地詳細描述。本發(fā)明第一實施方式涉及一種用于集成電路設(shè)計的并行綜合方法。圖2是該并行綜合方法的流程示意圖。上述綜合是將高層次硬件描述轉(zhuǎn)變成低層次硬件描述，如圖2所示，該方法包括以下步驟:分析步驟對硬件描述語言HDL進行分析以構(gòu)造原始控制數(shù)據(jù)流程圖⑶FG?？梢岳斫?，⑶FG是包括控制結(jié)點和數(shù)據(jù)處理結(jié)點的有向圖。構(gòu)建步驟生成原始CDFG的特定模式子圖的多個結(jié)構(gòu)不同的功能等價子圖，并組合上述特定模式子圖的功能等價子圖以形成多個CDFG。優(yōu)化步驟對多個CDFG進行并行處理和優(yōu)化以同時生成多個低層次硬件電路。選擇步驟從多個低層次硬件電路中選擇性能最優(yōu)的低層次硬件電路。可以理解，在上述性能中，面積、速度和功耗是最主要的三個指標。輸出步驟輸出滿足集成電路設(shè)計要求的上述性能最優(yōu)的低層次硬件電路?？蛇x地，上述綜合是從寄存器傳輸級到物理級的綜合，即將用HDL語言(Verilog或VHDL)描述的寄存器傳輸級電路轉(zhuǎn)變成物理級電路，則在該綜合的優(yōu)化步驟中，每個CDFG都單獨經(jīng)過CDFG優(yōu)化、門級優(yōu)化、物理級優(yōu)化而生成單獨的物理級電路；上述綜合也可以是從寄存器傳輸級到門級的綜合，則在該綜合的優(yōu)化步驟中，每個CDFG都單獨經(jīng)過CDFG優(yōu)化、門級優(yōu)化而生成單獨的門級電路。此外，由于現(xiàn)在的計算機技術(shù)已經(jīng)發(fā)展到云計算時代，計算機技術(shù)提供了至少兩個層次的并行計算技術(shù):(1)云端的多臺計算機同時進行分布式計算；(2)每一臺計算機都具有多線程的并行計算能力，有的計算機還配備了有成百上千微處理單元的圖形處理器。因此，可以理解，在各實施方式中，可以由計算機網(wǎng)絡(luò)中多臺計算機進行并行綜合，也可以由一臺計算機中的多個微處理核進行并行綜合。本發(fā)明利用計算機技術(shù)中的并行處理能力，同時生成原始CDFG中的特定模式子圖的多個功能等價子圖，將各特定模式子圖的功能等價子圖組合形成多個CDFG，并對上述多個CDFG進行并行處理和優(yōu)化，同時生成多個低層次硬件電路，最后一次性選擇確定性能最優(yōu)的低層次硬件電路，因此多個CDFG需要的綜合時間只是傳統(tǒng)綜合流程一個循環(huán)的時間，極大地縮短了綜合所需的時間，并且由于所有功能等價子圖的組合都被構(gòu)造成專門的CDFG而單獨優(yōu)化，上述并行綜合經(jīng)并行搜索最后確定的最優(yōu)電路就是所有解決空間中能找到的最優(yōu)結(jié)果。本發(fā)明第二實施方式涉及一種用于集成電路設(shè)計的并行綜合方法。圖3是該并行綜合方法中構(gòu)建步驟的流程示意圖。第二實施方式在第一實施方式的基礎(chǔ)上進行了改進，主要對構(gòu)建步驟進行了改進。具體地說:如圖3所示,上述構(gòu)建步驟包括以下步驟:
步驟A對原始CDFG進行特定模式子圖識別，并生成上述特定模式子圖的多個結(jié)構(gòu)不同的功能等價子圖?？梢岳斫?，上述功能等價子圖因為結(jié)構(gòu)的不同而具有不同的面積、速度和功耗等性能。步驟B基于原始CDFG，構(gòu)造上述特定模式子圖的所有功能等價子圖以形成超級CDFG;步驟C通過組合超級⑶FG中上述特定模式子圖的功能等價子圖，形成多個⑶FG。作為優(yōu)選實施方 式，在上述構(gòu)建步驟中，這些功能等價子圖的組合是與選擇刪減相結(jié)合的窮舉組合?？梢岳斫猓诒景l(fā)明的其他實施方式中，也可以采用其他的組合方式，只要能得到CDFG的多種變形即可。窮舉組合是依次選擇每個特定模式的每個功能等價子圖形成一個完整的CDFG。對于具有k個特定模式的超級CDFG，將每個特定模式的功能等價子圖數(shù)目依次表示為Ii1, n2,…，nk,經(jīng)過窮舉組合后超級CDFG可構(gòu)造的CDFG數(shù)目為構(gòu)造出的CDFG數(shù)目可能很多，因此，本發(fā)明技術(shù)方案中用選擇刪減方法來降低n，優(yōu)選地，該選擇刪減為兩級選擇刪減:第一級刪減是只生成具有物理級實現(xiàn)時特定電路硬件的特定模式子圖的功能等價子圖。在一個優(yōu)選的例子中，主要識別以下幾種特定模式子圖:(I)只包含兩個或兩個以上算術(shù)功能結(jié)點(如加法器、減法器、乘法器、除法器等)的算術(shù)子圖；(2)只包含兩個或兩個以上多路選擇器的控制子圖；(3) 一個多路選擇器的兩個數(shù)據(jù)輸入分別是算術(shù)子圖的共享子圖。如圖4所示，四個特定模式被提取出:G1，樹狀多路選擇器子圖；G2，加法器共享子圖；G3，包含乘法器和加法器的算術(shù)子圖；G4，鏈狀多路選擇器子圖。圖5給出模式識別找出的一個共享子圖實例，一個多路選擇器的兩個數(shù)據(jù)輸入分別是算術(shù)子圖，一個算術(shù)子圖實現(xiàn)a*b+c的算術(shù)功能，另一個算術(shù)子圖實現(xiàn)e*f+d的功能，多路選擇器的輸出I的值由選擇信號s決定是a*b+c的結(jié)果，還是e*f+d的結(jié)果。圖6子圖具有多個結(jié)構(gòu)不同的功能等價子圖。圖6給出的是選擇器在乘法器和加法器中間的一種功能等價子圖。圖7給出的是選擇器在a/b/c/d/e/f輸入端的一種功能等價子圖。圖5、圖6、圖7子圖雖然功能等價，但是它們的性能指標都不一樣。具體分析如下:圖5 (選擇器在y輸出端):使用2個乘法器，2個加法器，I個多路選擇器，從信號s到輸出I的最長時間延遲只有I個多路選擇器的延遲；圖6 (選擇器在乘法器和加法器中間):使用2個乘法器，I個加法器，2個多路選擇器，從信號s到輸出y的最長時間延遲是I個多路選擇器和I個加法器的累加延遲；圖7 (選擇器在a/b/c/d/e/f輸入端):使用I個乘法器，I個加法器，3個多路選擇器，從信號s到輸出y的最長時間延遲是I個多路選擇器、I個乘法器和I個加法器的累加延遲。在綜合流程中，每個信號的時間延時信息是隨著不同子圖的選擇而變化，尤其是流程最初CDFG上的時間延時信息非常不確定，因為在流程初級階段每個結(jié)點還沒有具體電路實現(xiàn)。在傳統(tǒng)綜合流程中，通常都做貪婪式的選擇，每個子圖都選擇面積最小的結(jié)構(gòu)或者是特定信號時間延遲最小的結(jié)構(gòu)。但是因為每個結(jié)點還沒有具體電路實現(xiàn)，面積和時間延遲都只能估計，無法準確計算。當(dāng)貪婪地選擇了一個可能錯誤的特定結(jié)構(gòu)后，這個錯誤的特定結(jié)構(gòu)又進一步影響下一步的CDFG結(jié)構(gòu)優(yōu)化選擇。而本發(fā)明通過特定模式子圖的多個功能等價子圖，從全局同時考慮CDFG的多種變形結(jié)構(gòu)，可有效地找出最優(yōu)電路?？梢岳斫?，在本發(fā)明的其他實施方式中，也可以根據(jù)需要識別其他特定模式子圖，生成多個功能等價子圖，從而從全局同時考慮CDFG的多種變形結(jié)構(gòu)，以有效地找出最優(yōu)電路，并不限于上述幾種特定模式。第二級刪減是在組合上述特定模式子圖的功能等價子圖前分析過濾掉綜合性能明顯差于原始特定模式子圖的功能等價子圖。在組合上述特定模式子圖的功能等價子圖以形成多個CDFG前進行兩級選擇刪減，進一步地縮減了綜合時間。此外，可以理解，在本發(fā)明的其他實施方式中，也可進行一級選擇刪減，甚或不進行選擇刪減，直接窮舉組合，也能實現(xiàn)本發(fā)明的技術(shù)方案。優(yōu)選地，上述每個特定模式子圖的多個功能等價子圖以陣列形式或鏈表形式保存于超級⑶FG中。如圖8所示，Gl-1、G1-2與Gl保存在一起，G2-1與G2保存在一起，G3-1與G3保存在一起，G4-l、G4-2與G4保存在一起，則每個特定模式子圖具有至少兩個結(jié)構(gòu)不同的功能等價子圖。上述特定模式子圖的多個功能等價子圖以鏈表形式或陣列形式保存于超級CDFG中，便于對上述功能等價子圖的管理和組合，從而可從全局同時考慮CDFG的多種變形結(jié)構(gòu)，以有效地找出最優(yōu)電路。此外，可以理解，在本發(fā)明的其他實施方式中，上述功能等價子圖也可以其他形式保存于該超級⑶FG中。本發(fā)明的各方法實施方式均可以以軟件、硬件、固件等方式實現(xiàn)。不管本發(fā)明是以軟件、硬件、還是固件方式實現(xiàn)，指令代碼都可以存儲在任何類型的計算機可訪問的存儲器中(例如永久的或者可修改的，易失性的或者非易失性的，固態(tài)的或者非固態(tài)的，固定的或者可更換的介質(zhì)等等)。同樣，存儲器可以例如是可編程陣列邏輯(Programmable ArrayLogic，簡稱“PAL”)、隨機存取存儲器(Random Access Memory，簡稱“RAM”)、可編程只讀存儲器(Programmable Read Only Memory,簡稱“PR0M”)、只讀存儲器(Read-Only Memory,簡稱“ROM”)、電可擦除可編程只讀存儲器(Electrically Erasable Programmable ROM,簡稱“EEPR0M”)、磁盤、光盤、數(shù)字通用光盤(Digital Versatile Disc，簡稱“DVD”)等等。本發(fā)明第三實施方式涉及一種用于集成電路設(shè)計的并行綜合系統(tǒng)。圖9，圖10是該并行綜合系統(tǒng)的結(jié)構(gòu)示意圖。該綜合是將高層次硬件描述轉(zhuǎn)變成低層次硬件描述，如圖9所示,上述系統(tǒng)包括:分析模塊用于對硬件描述語言HDL進行分析以構(gòu)造原始控制數(shù)據(jù)流程圖CDFG;構(gòu)建模塊用于生成原始CDFG的特定模式子圖的多個結(jié)構(gòu)不同的功能等價子圖，并組合上述特定模式子圖的功能等價子圖以形成多個CDFG;優(yōu)化模塊用于對多個CDFG進行并行處理和優(yōu)化以同時生成多個低層次硬件電路。
選擇模塊用于從多個低層次硬件電路中選擇性能最優(yōu)的低層次硬件電路。輸出模塊用于輸出滿足集成電路設(shè)計要求的上述性能最優(yōu)的低層次硬件電路?？蛇x地，上述綜合是從寄存器傳輸級到物理級的綜合，則上述優(yōu)化模塊包括⑶FG優(yōu)化單元、門級優(yōu)化單元、物理級優(yōu)化單元，其對每個CDFG分別單獨進行CDFG優(yōu)化、門級優(yōu)化、物理級優(yōu)化而生成單獨的物理級電路；上述綜合也可以是從寄存器傳輸級到門級的綜合，則上述優(yōu)化模塊包括CDFG優(yōu)化單元、門級優(yōu)化單元，其對每個CDFG分別單獨進行CDFG優(yōu)化、門級優(yōu)化而生成單獨的門級電路。優(yōu)選地，如圖10所示，上述系統(tǒng)可由相互電連接的多個處理器和分別與上述多個處理器電連接的存儲器、顯示器實現(xiàn)。上述多個處理器中的一個，用于控制上述存儲器輸出該存儲器中存儲的高層次硬件描述信息，并將根據(jù)該高層次硬件描述信息通過組合特定模式子圖的功能等價子圖形成的多個⑶FG輸出給上述多個處理器；上述多個處理器，用于將上述多個⑶FG并行優(yōu)化后生成的多個低層次硬件電路中性能最優(yōu)的低層次硬件電路輸出給上述顯示器顯示?？蛇x地，上述處理器為中央處理器，圖形處理器，或中央處理器和圖形處理器的組
口 ο本發(fā)明利用計算機技術(shù)中的并行處理能力，同時生成原始CDFG中的特定模式子圖的多個功能等價子圖，將各特定模式子圖的功能等價子圖組合形成多個CDFG，并對上述多個CDFG進行并行處理和優(yōu)化，同時生成多個低層次硬件電路，最后一次性選擇確定性能最優(yōu)的低層次硬件電路，因此多個CDFG需要的綜合時間只是傳統(tǒng)綜合流程一個循環(huán)的時間，極大地縮短了綜合所需的時間，并且由于所有功能等價子圖的組合都被構(gòu)造成專門的CDFG而單獨優(yōu)化，上述并行綜合系統(tǒng)經(jīng)并行搜索最后確定的最優(yōu)電路就是所有解決空間中能找到的最優(yōu)結(jié)果。第一實施方式是與本實施方式相對應(yīng)的方法實施方式，本實施方式可與第一實施方式互相配合實施。第一實施方式中提到的相關(guān)技術(shù)細節(jié)在本實施方式中依然有效，為了減少重復(fù)，這里不再贅述。相應(yīng)地，本實施方式中提到的相關(guān)技術(shù)細節(jié)也可應(yīng)用在第一實施方式中。本發(fā)明第四實施方式涉及一種用于集成電路設(shè)計的并行綜合系統(tǒng)。圖11是該并行綜合系統(tǒng)的結(jié)構(gòu)示意圖。第四實施方式在第三實施方式的基礎(chǔ)上進行了改進，主要改進對構(gòu)建模塊進行了改進。具體地說:如圖11所示，上述構(gòu)建模塊包括:⑶FG子圖生成單元用于對原始⑶FG進行特定模式子圖識別，并生成特定模式子圖的多個結(jié)構(gòu)不同的功能等價子圖。超級⑶FG生成單元用于基于原始⑶FG，構(gòu)造上述特定模式子圖的所有功能等價子圖以形成超級CDFG;組合單元用于組合超級⑶FG中上述特定模式子圖的功能等價子圖，以形成多個CDFG。優(yōu)選地，每個特定模式子圖的多個功能等價子圖以陣列形式或鏈表形式保存于超級⑶FG中。上述特定模式子圖的多個功能等價子圖以鏈表形式或陣列形式保存于超級CDFG中，便于對上述功能等價子圖的管理和組合，從而可從全局同時考慮CDFG的多種變形結(jié)構(gòu)，以有效地找出最優(yōu)電路。 此外，可以理解，在本發(fā)明的其他實施方式中，功能等價子圖也可以其他形式保存于該超級⑶FG中。作為優(yōu)選實施方式，構(gòu)建模塊對上述特定模式子圖的功能等價子圖的組合是與選擇刪減相結(jié)合的窮舉組合?？梢岳斫猓诒景l(fā)明的其他實施方式中，也可以采用其他的組合方式，只要能得到CDFG的多種變形即可。優(yōu)選地，上述選擇刪減為兩級選擇刪減:第一級刪減是只生成具有物理級實現(xiàn)時特定電路硬件的特定模式子圖的功能等價子圖；第二級刪減是在組合上述特定模式子圖的功能等價子圖前分析過濾掉綜合性能明顯差于原始特定模式子圖的功能等價子圖。在組合上述特定模式子圖的功能等價子圖以形成多個CDFG前進行兩級選擇刪減，進一步地縮減了綜合時間。此外，可以理解，在本發(fā)明的其他實施方式中，也可進行一級選擇刪減，甚或不進行選擇刪減，直接窮舉組合，也能實現(xiàn)本發(fā)明的技術(shù)方案。第二實施方式是與本實施方式相對應(yīng)的方法實施方式，本實施方式可與第二實施方式互相配合實施。第二實施方式中提到的相關(guān)技術(shù)細節(jié)在本實施方式中依然有效，為了減少重復(fù)，這里不再贅述。相應(yīng)地，本實施方式中提到的相關(guān)技術(shù)細節(jié)也可應(yīng)用在第二實施方式中。需要說明的是，本發(fā)明各設(shè)備實施方式中提到的各單元都是邏輯單元，在物理上，一個邏輯單元可以是一個物理單元，也可以是一個物理單元的一部分，還可以以多個物理單元的組合實現(xiàn)，這些邏輯單元本身的物理實現(xiàn)方式并不是最重要的，這些邏輯單元所實現(xiàn)的功能的組合才是解決本發(fā)明所提出的技術(shù)問題的關(guān)鍵。此外，為了突出本發(fā)明的創(chuàng)新部分，本發(fā)明上述各設(shè)備實施方式并沒有將與解決本發(fā)明所提出的技術(shù)問題關(guān)系不太密切的單元引入，這并不表明上述設(shè)備實施方式并不存在其它的單元。雖然通過參照本發(fā)明的某些優(yōu)選實施方式，已經(jīng)對本發(fā)明進行了圖示和描述，但本領(lǐng)域的普通技術(shù)人員應(yīng)該明白，可以在形式上和細節(jié)上對其作各種改變，而不偏離本發(fā)明的精神和范圍。
權(quán)利要求
1.一種用于集成電路設(shè)計的并行綜合方法，所述綜合是將高層次硬件描述轉(zhuǎn)變成低層次硬件描述，其特征在于，所述方法包括以下步驟: 分析步驟對硬件描述語言HDL進行分析以構(gòu)造原始控制數(shù)據(jù)流程圖CDFG; 構(gòu)建步驟生成所述原始CDFG的特定模式子圖的多個結(jié)構(gòu)不同的功能等價子圖，并組合所述特定模式子圖的功能等價子圖以形成多個CDFG; 優(yōu)化步驟對所述多個CDFG進行并行處理和優(yōu)化以同時生成多個低層次硬件電路； 選擇步驟從所述多個低層次硬件電路中選擇性能最優(yōu)的低層次硬件電路； 輸出步驟輸出滿足集成電路設(shè)計要求的所述性能最優(yōu)的低層次硬件電路。
2.根據(jù)權(quán)利要求1所述的并行綜合方法，其特征在于，所述構(gòu)建步驟包括以下步驟: 步驟A對所述原始CDFG進行特定模式子圖識別，并生成所述特定模式子圖的多個結(jié)構(gòu)不同的功能等價子圖； 步驟B基于所述原始CDFG，構(gòu)造所述特定模式子圖的所有功能等價子圖以形成超級CDFG; 步驟C通過組合所述超級CDFG中所述特定模式子圖的功能等價子圖，形成多個CDFG。
3.根據(jù)權(quán)利要求2所述的并行綜合方法，其特征在于，每個特定模式子圖的多個功能等價子圖以陣列形式或鏈表形式保存于所述超級CDFG中。
4.根據(jù)權(quán)利要求1至3中任一項所述的并行綜合方法，其特征在于，在所述構(gòu)建步驟中，所述特定模式子圖的功能等價子圖的組合是與選擇刪減相結(jié)合的窮舉組合，其中，所述選擇刪減為兩級選擇刪減， 第一級刪減是只生成具有物理級實現(xiàn)時特定電路硬件的特定模式子圖的功能等價子圖，第二級刪減是在組合所述特定模式子圖的功能等價子圖前分析過濾掉綜合性能明顯差于原始特定模式子圖的功能等價子圖。
5.根據(jù)權(quán)利要求1至3中任一項所述的并行綜合方法，其特征在于，所述綜合是從寄存器傳輸級到物理級的綜合，在所述綜合的優(yōu)化步驟中，每個CDFG都單獨經(jīng)過CDFG優(yōu)化、門級優(yōu)化、物理級優(yōu)化而生成單獨的物理級電路；或 所述綜合是從寄存器傳輸級到門級的綜合，在所述綜合的優(yōu)化步驟中，每個CDFG都單獨經(jīng)過CDFG優(yōu)化、門級優(yōu)化而生成單獨的門級電路。
6.根據(jù)權(quán)利要求4所述的并行綜合方法，其特征在于，所述綜合是從寄存器傳輸級到物理級的綜合，在所述綜合的優(yōu)化步驟中，每個CDFG都單獨經(jīng)過CDFG優(yōu)化、門級優(yōu)化、物理級優(yōu)化而生成單獨的物理級電路；或 所述綜合是從寄存器傳輸級到門級的綜合，在所述綜合的優(yōu)化步驟中，每個CDFG都單獨經(jīng)過CDFG優(yōu)化、門級優(yōu)化而生成單獨的門級電路。
7.一種用于集成電路設(shè)計的并行綜合系統(tǒng)，所述綜合是將高層次硬件描述轉(zhuǎn)變成低層次硬件描述，其特征在于，所述系統(tǒng)包括: 分析模塊用于對硬件描述語言HDL進行分析以構(gòu)造原始控制數(shù)據(jù)流程圖CDFG; 構(gòu)建模塊用于生成所述原始CDFG的特定模式子圖的多個結(jié)構(gòu)不同的功能等價子圖，并組合所述特定模式子圖的功能等價子圖以形成多個CDFG; 優(yōu)化模塊用于對所述多個CDFG進行并行處理和優(yōu)化以同時生成多個低層次硬件電路； 選擇模塊用于從所述多個低層次硬件電路中選擇性能最優(yōu)的低層次硬件電路；輸出模塊用于輸出滿足集成電路設(shè)計要求的所述性能最優(yōu)的低層次硬件電路。
8.根據(jù)權(quán)利要求7所述的并行綜合系統(tǒng)，其特征在于，所述構(gòu)建模塊包括: CDFG子圖生成單元用于對所述原始CDFG進行特定模式子圖識別，并生成所述特定模式子圖的多個結(jié)構(gòu)不同的功能等價子圖； 超級CDFG生成單元用于基于所述原始CDFG，構(gòu)造所述特定模式子圖的所有功能等價子圖以形成超級CDFG; 組合單元用于組合所述超級CDFG中所述特定模式子圖的功能等價子圖，形成多個CDFG。
9.根據(jù)權(quán)利要求8所述的并行綜合系統(tǒng)，其特征在于，每個特定模式子圖的多個功能等價子圖以陣列形式或鏈表形式保存于所述超級CDFG中。
10.根據(jù)權(quán)利要求7至9中任一項所述的并行綜合系統(tǒng)，其特征在于，所述綜合是從寄存器傳輸級到物理級的綜合，所述優(yōu)化模塊包括CDFG優(yōu)化單元、門級優(yōu)化單元、物理級優(yōu)化單元，其對每個CDFG分別單獨進行CDFG優(yōu)化、門級優(yōu)化、物理級優(yōu)化而生成單獨的物理級電路；或 所述綜合是從寄存器傳輸級到門級的綜合，所述優(yōu)化模塊包括CDFG優(yōu)化單元、門級優(yōu)化單元，其對每個CDFG分別單獨進行CDFG優(yōu)化、門級優(yōu)化而生成單獨的門級電路； 此外，所述構(gòu)建模塊對所述特定模式子圖的功能等價子圖的組合是與選擇刪減相結(jié)合的窮舉組合，其中，所述選擇刪減為兩級選擇刪減，第一級刪減是只生成具有物理級實現(xiàn)時特定電路硬件的特定模式子圖的功能等價子圖，第二級刪減是在組合所述特定模式子圖的功能等價子圖前分析過濾掉 綜合性能明顯差于原始特定模式子圖的功能等價子圖。
全文摘要
本發(fā)明涉及集成電路設(shè)計領(lǐng)域，公開了一種用于集成電路設(shè)計的并行綜合方法及其系統(tǒng)。本發(fā)明利用計算機技術(shù)中的并行處理能力，同時生成原始CDFG中的特定模式子圖的多個功能等價子圖，將各特定模式子圖的功能等價子圖組合形成多個CDFG，并對上述多個CDFG進行并行處理和優(yōu)化，同時生成多個低層次硬件電路，最后一次性選擇確定性能最優(yōu)的低層次硬件電路，因此多個CDFG需要的綜合時間只是傳統(tǒng)綜合流程一個循環(huán)的時間，極大地縮短了綜合所需的時間，并且由于所有功能等價子圖的組合都被構(gòu)造成專門的CDFG而單獨優(yōu)化，上述并行綜合經(jīng)并行搜索最后確定的最優(yōu)電路就是所有解決空間中能找到的最優(yōu)結(jié)果。
文檔編號G06F17/50GK103150461SQ20131012361
公開日2013年6月12日 申請日期2013年4月10日 優(yōu)先權(quán)日2013年4月10日
發(fā)明者王元, 陳利光, 趙永勝, 徐春華 申請人:上海安路信息科技有限公司