硬件復位原因的制作方法
【專利摘要】一些微處理器和微控制器具有雙向復位管腳。在這樣的器件中，在該復位管腳上的輸出信號由復位原因解碼邏輯電路進行解碼。該復位原因解碼邏輯的輸出可提供給另一設(shè)備或處理器，其產(chǎn)生易于識別的輸出信號，該輸出信號指示處理器復位的原因?？梢灾甘咎幚砥鳛楹螐臀坏妮敵鲂盘柨砂ú煌掷m(xù)時間的高或低狀態(tài)、串行比特流或多個脈沖，每個均對應(yīng)于并因此標識處理器復位的原因。
【專利說明】硬件復位原因
【背景技術(shù)】
[0001]大多數(shù)的微處理器和微控制器具有雙向外部的復位管腳(reset pin)。雙向復位管腳既充當輸入又充當輸出。當用作輸入時，將復位管腳驅(qū)動(強制)至邏輯一或邏輯零迫使處理器重啟或復位。當用作輸出時，復位管腳的信號或狀態(tài)提供了關(guān)于為什么出現(xiàn)使得處理器自己復位的事件或者條件的指示。
[0002]處理器可出于多種原因自己復位。此類原因包括但不限于硬件“看門狗定時器”、時鐘脈沖頻率監(jiān)控器、電壓范圍監(jiān)控器和存儲器防護單元的期滿。因此可以用專用設(shè)備、即“調(diào)試”工具評估作為處理器復位管腳上的輸出的信號，以確定處理器為何復位。不幸的是，能夠讀取復位管腳上的信號的工具是昂貴的和不容易操作的。因此復位管腳輸出信號的成本效率和實時評估是有問題的。一種用于評估復位管腳上的信號的裝置和方法將是在現(xiàn)有技術(shù)上進行的改進。
【專利附圖】

【附圖說明】
[0003]圖1是現(xiàn)有技術(shù)的微處理器或微控制器的框圖；
[0004]圖2是具有復位原因解碼邏輯和復位管腳輸出信號發(fā)生器的微處理器或微控制器的框圖；以及
[0005]圖3是一種用于將處理器復位的原因傳送至具有復位原因寄存器的處理器的外部的方法的框圖。
【具體實施方式】
[0006]圖1是現(xiàn)有技術(shù)的微處理器或微控制器100的框圖，二者在后面統(tǒng)一簡稱為處理器。處理器100包括CPU或者中央處理單元102，其是處理器100的計算和控制單元。CPU102讀取存儲器設(shè)備中的指令和數(shù)據(jù)，存儲器設(shè)備經(jīng)由總線112、114和116耦合至0?仍02，這在下面進行更充分地描述。它然后解釋和執(zhí)行指令以及使用一個或多個累加寄存器執(zhí)行數(shù)學運算，累加寄存器未被示出但是為計算機領(lǐng)域的普通技術(shù)人員所熟知。
[0007]用于CPU102的可執(zhí)行指令存儲在隨機訪問存儲器或RAM104中?？蓤?zhí)行程序指令也存儲在只讀存儲器或R0M106中?？蓤?zhí)行指令也可存儲在RAM104和R0M106 二者中。在一個實施例中，RAM104和R0M106與CPU102駐留在相同的半導體管芯(semiconductor die)上。然而，在替代的實施例中，存儲程序指令的RAM和ROM可以是物理上分離的設(shè)備，其經(jīng)由總線耦合至CPU102。
[0008]處理器100控制外部設(shè)備并且對外部設(shè)備進行響應(yīng)，外部設(shè)備的示例太多而無法列出或描述，但是統(tǒng)一簡稱為外圍設(shè)備108。CPU102和外圍設(shè)備108之間的通信通過接口電路110發(fā)生。接口電路110、RAM104和R0M106通過地址總線112、數(shù)據(jù)總線114和控制總線116耦合至CPU102。
[0009]“總線”在這里被視為導體或者導體的組，它們服務(wù)于或者提供電路之間的公共連接，所述電路包括CPU102、存儲器設(shè)備、接口電路和其他可尋址的電路?？偩€也被視為是受控網(wǎng)絡(luò)技術(shù)，通過該技術(shù)，連接至總線的電路能夠讀取總線上的信號并對其進行響應(yīng)。在圖1中，地址總線112攜帶標識位置或存儲器位置地址的二進制值的信號。數(shù)據(jù)總線114攜帶非地址信息至和自CPU102中的累加器?？刂瓶偩€116攜帶除其他之外確定存儲器讀取及寫入周期和訪問輸入/輸出設(shè)備的信號?？偩€112、114和116將CPU102、RAM104、R0M106和接口電路110耦合在一起。
[0010]接口電路110附接至總線并包括但不限于并行-串行和串行-并行數(shù)據(jù)轉(zhuǎn)換器。此類設(shè)備在本領(lǐng)域是眾所周知的。接口電路110也包括模數(shù)(A / D)和數(shù)模(D / A)轉(zhuǎn)換器，這也是本領(lǐng)域眾所周知的。
[0011]RAM104可以是靜態(tài)RAM或者是動態(tài)RAM，二者均是本領(lǐng)域眾所周知的。R0M106可以是所謂的“掩模” ROM,但也可以是EPROM或者EEPROM或者閃存。
[0012]復位原因狀態(tài)寄存器118附接至全部三個總線112、114和116。它是一種多位寄存器，其由CPU102或者使得處理器100復位的總線上的其他設(shè)備加載。利用標識使得處理器復位的設(shè)備或事件的二進制數(shù)字的模式或二進制值加載寄存器118。
[0013]圖2是一種處理器200的框圖，該處理器200配備復位原因狀態(tài)寄存器118、復位原因解碼邏輯202和復位管腳輸出信號發(fā)生器206?？傊瑥臀辉蚪獯a邏輯202和復位管腳輸出信號發(fā)生器206包括用于處理器200的復位解碼設(shè)備，并且復位解碼設(shè)備在復位管腳上提供輸出信號，該輸出信號可以被直接解碼或者讀取以確定處理器為何內(nèi)部自己復位。換一種方式說明，復位原因解碼邏輯202評估來自復位原因狀態(tài)寄存器118和來自該寄存器的內(nèi)容的二進制值的信號，標識使得處理器復位的事件。復位管腳輸出信號發(fā)生器206在復位管腳208上提供標識使得處理器復位的事件的信號。
[0014]如上面所說明的，復位狀態(tài)寄存器118優(yōu)選是多位的，即具有不止一個二進制數(shù)字的數(shù)據(jù)鎖存器，其可操作地耦合至地址總線112、數(shù)據(jù)總線114和控制總線116。因此在其執(zhí)行指令時，其響應(yīng)于由CPU102放置在那些總線上的信號。復位狀態(tài)寄存器118因此響應(yīng)于由CPU102執(zhí)行的程序指令。
[0015]復位原因狀態(tài)寄存器118的內(nèi)容由一個或兩個CPU102或者引起復位的機構(gòu)利用一個或多個二進制數(shù)字模式來加載，其具體值或模式對應(yīng)于處理器200內(nèi)部復位的原因。換一種方式說明，一些處理器實施例具有CPU102，其可加載復位原因狀態(tài)寄存器118。其他處理器實施例配置有復位原因狀態(tài)寄存器118，其由除了 CPU102之外的設(shè)備加載。又一處理器實施例被配置成具有由CPU102或者其他機構(gòu)加載的復位原因狀態(tài)寄存器。
[0016]復位原因狀態(tài)寄存器118的輸出經(jīng)由復位原因總線204提供至復位原因解碼邏輯電路204。復位原因解碼邏輯204包括組合邏輯門，其解碼該原因狀態(tài)寄存器118的內(nèi)容并在復位輸出總線205上提供一個或多個輸出信號,輸出信號對應(yīng)于即它們標識處理器200內(nèi)部復位的原因。
[0017]復位輸出總線205可由單管腳或者多管腳總線構(gòu)成。復位輸出總線205上的信號對應(yīng)于即標識處理器200復位的原因。復位輸出總線205上的信號的示例包括但不限于多個時鐘周期，或者固定持續(xù)時間，期間管腳205上的信號電平保持為邏輯一或邏輯零。復位輸出總線205上的信號的恰當評估提供了處理器200自己復位的原因。
[0018]通過示例的方式，如果處理器200由于電源電壓被確定為太低而自己復位，則復位輸出總線205可保持為低比如100個時鐘周期、或者可能100毫秒。地址總線112上的非法地址獲取可能使得處理器100自己復位，并且因此硬件復位管腳205可保持為“低”200時鐘周期或者可能200毫秒。
[0019]在硬件復位管腳205上的二進制值的信號也可由串行比特流構(gòu)成，其時間或同步基于處理器的時鐘信號。舉例來說，低壓復位原因可能通過一系列的四個邏輯零后面跟著一系列四個邏輯一在硬件復位管腳205上表示，即00001111。地址總線112上的非法地址獲取可能由八個二進制值的零或者八個二進制值一構(gòu)成，即11111111或00000000。在另一實施例中，復位原因解碼邏輯電路204提供并行的輸出管腳集合，其并行內(nèi)容對應(yīng)于復位原因。
[0020]在一個優(yōu)選實施例中，硬件復位管腳205耦合至被命名為復位管腳輸出功能發(fā)生器206的處理器。該復位管腳輸出功能發(fā)生器206獲取或者“讀取”硬件復位管腳205 (或者復位管腳205)上的信號，以及提供前面提到的輸出信號中一個或多個至外部可用的雙向復位管腳208上。在另一優(yōu)選實施例中，復位管腳輸出信號發(fā)生器208發(fā)送復位信號至CPU102，這使得CPU102在甚至復位出現(xiàn)之后自己重新配置。
[0021]圖3是將處理器200復位的原因傳送至處理器200的外部的方法的框圖。該方法300在步驟302處開始，繼續(xù)到步驟304并在步驟304處等待，直到處理器內(nèi)部復位事件發(fā)生。在內(nèi)部復位事件發(fā)生之后，諸如嘗試將數(shù)據(jù)寫入R0M106中，方法300繼續(xù)至步驟306，在此處，CPU102利用二進制模式或二進制值信號加載復位原因狀態(tài)寄存器118，該信號對應(yīng)于處理器200復位的原因。
[0022]一旦復位原因狀態(tài)寄存器118被利用二進制值信號或位模式加載，復位原因狀態(tài)寄存器118的內(nèi)容通過復位原因解碼邏輯204異步評估。步驟308因而指示該方法的下一步驟是要評估該復位原因狀態(tài)寄存器118。一旦復位原因已通過解碼邏輯204進行評估，該方法的下一步驟就是要在處理器復位管腳208上產(chǎn)生或輸出信號，該信號指示處理器200復位的具體原因。
[0023]如上面所說明的，在復位管腳上輸出信號包括輸出一個或多個二進制值信號。這些信號可以是并行二進制數(shù)字或者串行二進制流。輸出信號也可實施為單處理器管腳上的時間依賴持續(xù)時間信號或者一系列脈沖。在又一實施例中，多個不同的輸出復位管腳可被提供給處理器200。
[0024]復位管腳輸出信號發(fā)生器206優(yōu)選駐留在與處理器200的其他功能元件相同的管芯上。然而在另一實施例中，復位管腳輸出信號發(fā)生器206可駐留在單獨的集成管芯或襯底上，并通過處理器200所駐留的封裝上的外部可用管腳耦合至復位原因解碼邏輯電路204。
[0025]前面僅僅是出于說明的目的。本發(fā)明的真實范圍由所附的權(quán)利要求書來闡明。
【權(quán)利要求】
1.一種處理器，包括: 復位解碼設(shè)備，其被配置成: 評估二進制值信號，該二進制值信號標識使得處理器復位的事件； 以及 在至少一個處理器管腳上輸出信號，在至少一個處理器管腳上的信號輸出標識使得處理器復位的事件。
2.權(quán)利要求1所述的處理器，進一步包括復位原因寄存器，其可操作地耦合至復位解碼設(shè)備，該復位原因寄存器的內(nèi)容指示復位處理器的原因。
3.權(quán)利要求1所述的處理器，其中在至少一個處理器管腳上的信號由多個二進制值信號組成。
4.權(quán)利要求3所述的處理器，其中該多個二進制值信號在至少一個處理器管腳上串行輸出。
5.權(quán)利要求1所述的處理器，其中在至少一個處理器管腳上的信號由二進制值信號組成，該二進制值信號具有與使得處理器復位的事件相對應(yīng)的持續(xù)時間。
6.權(quán)利要求1所述的處理器，其中寄存器解碼設(shè)備由邏輯門組成。
7.權(quán)利要求1所述的處理器，其中寄存器解碼設(shè)備由程序指令組成，當執(zhí)行時其使得處理器評估復位原因寄存器的內(nèi)容。
8.權(quán)利要求2所述的處理.器，其中復位原因寄存器和寄存器解碼設(shè)備共置于相同硅管芯上。
9.權(quán)利要求1所述的處理器，進一步包括第二監(jiān)視處理器，其可操作地耦合至至少一個處理器管腳，該監(jiān)視處理器被配置成評估該至少一個處理器管腳上的信號輸出。
10.權(quán)利要求9所述的處理器，其中該監(jiān)視處理器被進一步附加地配置成重新配置處理器，并指定在復位信號由監(jiān)視處理器接收之后由處理器執(zhí)行的一系列指令。
11.一種將處理器復位的原因傳送至具有復位原因寄存器的處理器的外部的方法，該方法包括步驟: 利用二進制模式加載復位原因寄存器，該二進制模式對應(yīng)于處理器復位的原因；以及 利用復位原因寄存器解碼設(shè)備評估復位原因寄存器中的二進制模式，復位原因寄存器解碼設(shè)備被配置為評估該復位原因寄存器的內(nèi)容并在至少一個處理器管腳上輸出信號，該至少一個處理器管腳上的信號輸出標識使處理器復位的事件。
12.權(quán)利要求10所述的方法，進一步包括權(quán)利要求1的所述處理器，其中在至少一個處理器管腳上的信號由多個二進制值信號組成。
13.權(quán)利要求2所述的處理器，其中該多個二進制值信號在至少一個處理器管腳上串行輸出。
14.權(quán)利要求1所述的處理器，其中在至少一個處理器管腳上的信號由二進制值組成，該二進制值信號具有與使得處理器復位的事件相對應(yīng)的持續(xù)時間。
15.權(quán)利要求1所述的處理器，其中寄存器解碼設(shè)備由邏輯門組成。
16.權(quán)利要求1所述的處理器，其中寄存器解碼設(shè)備由程序指令組成，當執(zhí)行時其使該處理器評估寄存器的內(nèi)容。
17.權(quán)利要求1所述的處理器，其中寄存器和寄存器解碼設(shè)備共置于相同硅管芯上。
18.權(quán)利要求1所述的處理器，進一步包括第二監(jiān)視處理器，其可操作地耦合至至少一個處理器管腳，該監(jiān)視處理器被配置成評估在至少一個處理器管腳上的信號輸出。
19.權(quán)利要求8所述的處理器，其中該監(jiān)視處理器被進一步附加地配置成重新配置處理器，并指定在復位信號 由該監(jiān)視處理器接收之后由處理器執(zhí)行的一系列指令。
【文檔編號】G06F1/24GK103443734SQ201280009121
【公開日】2013年12月11日 申請日期:2012年1月30日 優(yōu)先權(quán)日:2011年2月15日
【發(fā)明者】J·拉施, D·菲普克 申請人:大陸汽車系統(tǒng)公司