專利名稱：刀片存儲裝置的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及數(shù)據(jù)存儲領(lǐng)域，應用于實時大流量存儲環(huán)境下，特別涉及一種刀片存儲裝置。
背景技術(shù)：
目前，市售的刀片存儲裝置的聯(lián)結(jié)方式主要采用并行技術(shù)，其數(shù)據(jù)存儲技術(shù)主要采用磁記錄技術(shù)。按照聯(lián)結(jié)方式的不同，嵌入式系統(tǒng)內(nèi)部互聯(lián)技術(shù)主要分為并行技術(shù)和串行技術(shù)。并行技術(shù)多年以來一直是數(shù)據(jù)傳輸?shù)闹匾侄?，但是其進一步發(fā)展卻遇到了障礙。首先，由于并行傳送方式的前提是用同一時序傳播信號，用同一時序接收信號，而過分提升時鐘頻率將難以讓數(shù)據(jù)傳送的時序與時鐘合拍，布線長度稍有差異，數(shù)據(jù)就會以與時鐘不同的時序送達，造成數(shù)據(jù)傳輸錯誤。另外，提升時鐘頻率還容易引起信號線間的相互干擾，也會導致數(shù)據(jù)傳輸錯誤。因此，并行方式難以實現(xiàn)高速化。而從制造成本的角度來說，增加位寬會導致板卡上的布線數(shù)目增加，成本隨之攀升。采用磁記錄技術(shù)的主要缺點主要在于對工作環(huán)境要求高，不適于在極端條件下作業(yè)。由此可知，現(xiàn)有技術(shù)中的問題在于:現(xiàn)有刀片存儲裝置的聯(lián)結(jié)方式主要采用并行技術(shù)，其數(shù)據(jù)存儲技術(shù)主要采用磁記錄技術(shù)，因此，現(xiàn)有刀片存儲裝置具有可靠性低、訪問速度慢、對工作環(huán)境要求高，不適于在極端條件下作業(yè)等缺點，不能滿足實際應用的需要。

實用新型內(nèi)容針對現(xiàn)有技術(shù)中的缺陷，本實用新型的刀片存儲裝置解決了現(xiàn)有存儲器訪問速度慢并且對工作環(huán)境要求高的問題。為了解決以上技術(shù)問題，本實用新型提供了一種刀片存儲裝置，該刀片存儲裝置包括:在高速串行總線板卡的總線上配置FPGA處理器及存儲陣列池，所述FPGA處理器包括:高速串行接口處理單元及NAND控制器，所述高速串行接口處理單元與高速串行總線板卡的總線連接，所述NAND控制器與所述存儲陣列池連接。與現(xiàn)有技術(shù)相比，本實用新型的上述實施方式具有以下優(yōu)點:通過高速串行總線主板配置高性能FPGA處理器及存儲陣列池，從而利用高速串行總線的優(yōu)點，提高存儲器運算性能，并最大限度地減少芯片管腳數(shù)，簡化電路板布線，同時由于NAND FLASH芯片為存儲介質(zhì)的半導體存儲技術(shù)具有:可靠性更強、環(huán)境適應性強、可隨機存儲數(shù)據(jù)、數(shù)據(jù)回放速度高、安裝與維護更加方便等特點，更能夠方便快捷地使用多塊刀片存儲裝置組成大容量的刀片存儲系統(tǒng)。
以下結(jié)合附圖對本實用新型的一些實施例進行說明。

圖1為本實用新型刀片存儲裝置的組成示意圖；圖2為本實用新型刀片存儲裝置中FPGA的組成示意圖；[0010]圖3為本實用新型的FPGA中的磨損均衡模塊的組成示意圖；圖4為本實用新型的FPGA中的NAND控制模塊組成示意圖；圖5為本實用新型的高速串行接口處理單元的邏輯框圖；圖6為本實用新型刀片存儲裝置的另一種組成示意圖。
具體實施方式
下面將結(jié)合附圖，對本實用新型實施例進行描述。本實用新型提供了一種基于Serial RapidIO互聯(lián)技術(shù)的刀片存儲器控制方案。該方案采用Serial RapidIO互聯(lián)技術(shù)作為刀片系統(tǒng)的聯(lián)結(jié)協(xié)議，結(jié)構(gòu)上使用VPX3U板型，以NAND FLASH作為存儲介質(zhì)，采用FPGA作為刀片存儲器控制的核心，由此構(gòu)成一個結(jié)構(gòu)簡潔、功能完備刀片存儲器。該存儲器具有熱插拔、成本低、可靠性高、訪問速度快的特點，更能夠方便快捷地使用多塊刀片存儲器組成大容量的刀片存儲系統(tǒng)。圖1為本實用新型刀片存儲裝置的組成示意圖。如圖1所示，本實用新型的刀片存儲器包括:在高速串行總線板卡101的總線上配置FPGA處理器102及存儲陣列池103，所述FPGA處理器102包括:高速串行接口處理單元1021及NAND控制器1022，所述高速串行接口處理單元1021與高速串行總線板卡101的總線連接，所述NAND控制器1022與所述存儲陣列池103連接。上述FPGA處理器102為配置雙ARM處理器的AXI總線。所述存儲陣列池103為64片NAND存儲陣列池。上述高速串行總線板卡101可采用VPX 3U結(jié)構(gòu)型板卡,該板卡以Serial RapidIO技術(shù)作為系統(tǒng)互聯(lián)協(xié)議，Serial RapidIO互聯(lián)技術(shù),支持Serial Rapid102.2規(guī)范,可達到6.25Gbps的傳輸速率；使用FPGA作為刀片存儲器的控制核心；可使用Xilinx的Virtex6系列FPGA作為刀片控制核心。該FPGA具有高速GTX收發(fā)器以及豐富的可編程資源，可以在一顆芯片內(nèi)實現(xiàn)NAND FLASH 控制器和 Serial RapidIO Endpoint。從而，Serial RapidIO 作為刀片系統(tǒng)互聯(lián)的技術(shù)手段，從而能夠?qū)崿F(xiàn)高可靠性、高性能、基于包交換的的刀片存儲系統(tǒng)。本方案兼容RapidIO 1.x標準和RapidIO 2.x標準，支持1.25GHz到6.25GHz等多種信號傳輸速率，可滿足多種速度要求。刀片存儲器采用3UVPX的結(jié)構(gòu)設(shè)計，一個VPX連接器支持32對差分對，每對差分對理論上可以提供IOGbps的數(shù)據(jù)交換能力，因而一個3U VPX接口理論上最高可以提供8GByte/s的數(shù)據(jù)交換能力，充分滿足了刀片存儲對接口帶寬的要求。存儲介質(zhì)采用大容量NAND FLASH,單個刀片存儲器支持多達64片NANDFLASH，使得單個刀片存儲器最大容量達到4TB。需要說明的是本實用新型中FPGA的各單元模塊，為硬件語言單元模塊，是通過硬件語言編寫后，燒至于FPGA中所實現(xiàn)的硬件單元模塊。如圖2、3所示，上述FPGA處理器102中包括:在配置雙ARM處理器1021的AXI總線平臺上配置、磨損均衡模塊301、BCH編解碼模塊1022及接口模塊1023，其中，磨損均衡模塊301，所述磨損均衡模塊301包括:映射表生成單元3011及目標陣列地址獲取單元3012 ；所述映射表生成單元3011，根據(jù)所述NAND存儲陣列池103的物理存儲區(qū)域地址及均衡算法獲取邏輯存儲區(qū)域地址；根據(jù)所述物理存儲區(qū)域地址及所述邏輯存儲區(qū)域地址建立當前存儲區(qū)域映射表；目標陣列地址獲取單元3012，根據(jù)所述NAND存儲陣列池103的內(nèi)部地址及所述映射表生成單元3011獲取的存儲區(qū)域映射表映射獲取目標陣列地址。為保證上述映射表的有效性，所述映射表生成單元3011中還包括:壞塊篩選單元30111，所述壞塊篩選單元30111，根據(jù)所述NAND存儲陣列池103的壞塊表篩選所述NAND存儲陣列池103的物理存儲區(qū)域獲取有效物理存儲區(qū)。如圖4所示，上述NAND控制器1022包括:輸入數(shù)據(jù)緩存201、輸出數(shù)據(jù)緩存202、控制轉(zhuǎn)換器203及NAND接口控制器204，寄存器組205、所述NAND接口控制器204包括:SRAM接口單元2041及NAND接口單元2042，用于將SRAM接口單元2041數(shù)據(jù)轉(zhuǎn)換為NAND接口單元2042數(shù)據(jù)；所述寄存器組205與所述AXI總線的從端口及所述控制轉(zhuǎn)換器連接，用于寄存目標陣列地址；所述AXI總線的從端口與所述輸入數(shù)據(jù)緩存201的輸入端連接，所述AXI總線的主端口與所述輸出數(shù)據(jù)緩存202的輸出端連接，所述輸入數(shù)據(jù)緩存201及所述輸出數(shù)據(jù)緩存202與所述控制轉(zhuǎn)換器203的輸入端連接，所述控制轉(zhuǎn)換器203的輸出與所述NAND接口控制器204的SRAM接口單元2041連接，所述NAND接口控制器204的NAND接口單元2042與所述NAND存儲陣列池的輸入連接；當所述控制轉(zhuǎn)換器203從所述輸入數(shù)據(jù)緩存201收到所述預存外部數(shù)據(jù)及從所述寄存器205組收到所述目標陣列地址時，控制所述NAND控制器1022將輸入數(shù)據(jù)緩存201中的預存外部數(shù)據(jù)移入所述SRAM接口單元2041后，將SRAM接口數(shù)據(jù)轉(zhuǎn)換為NAND接口數(shù)據(jù)，并將轉(zhuǎn)換后的NAND數(shù)據(jù)存入所述NAND存儲陣列池103的目標陣列地址中。如圖5所示，如上述高速串行接口處理單元1021包括:依次連接的邏輯層單元401、緩沖層單元402、物理層單元403及串行收發(fā)器404，所述邏輯層單元401、緩沖層單元402及物理層單元403與配置邏輯單元405連接。如圖6所示，在上述高速串行總線板卡101還配置:DDR3 SDRAM存儲芯片組104，所述FPGA處理器102還包括:DDR3 SDRAM控制單元1023，所述DDR3 SDRAM存儲芯片組104與所述DDR3 SDRAM控制單元1023連接。同時，在上述高速串行總線板卡101還配置:電源模塊105及時鐘模塊106，所述電源模塊105包括:電源指示裝置，所述電源指示裝置串聯(lián)于所述電源模塊105的出入通路中；所述時鐘模塊106包括:FPGA處理器102時鐘模塊106及高速串行接口處理單元1021時鐘模塊106，所述FPGA處理器102時鐘模塊106輸出與所述FPGA處理器102的時鐘端連接，所述高速串行接口處理單元1021時鐘模塊106輸出與所述高速串行接口處理單元1021的時鐘端連接。同時，在上述高速串行總線板卡101還配置:N0R存儲器107，所述NOR存儲器107與所述FPGA處理器102的雙ARM處理器連接。在上述實施例中包括:NAND FLASH芯片、FPGA芯片、NOR FLASH芯片、DDR3 SDRAM存儲芯片、電源芯片、時鐘芯片等。本實施例為一塊3U VPX標準的板卡，板卡上設(shè)計了 4x的Serial RapidIO,傳輸速率為3.125Gbps,使得板卡最高能實現(xiàn)12.5Gbps的數(shù)據(jù)傳輸速率；板上載有64片MLC型的NAND FLASH,單片容量為256Gbit，使得整個板卡達到2TB的存儲容量；一片512Mbit容量的NOR FLASH，用于保存FPGA運行的程序文件和代碼文件；電源模塊為板卡提供1.0VU.2V、2.5V等電源；時鐘模塊提供兩路時鐘，一路200MHz時鐘給FPGA，用于驅(qū)動FPGA內(nèi)部控制模塊，另一路125MHz用于驅(qū)動FPGA內(nèi)部的Serial RapidIOEndpoint 模塊。FPGA 內(nèi)部主要包括 DDR3 SDRAM 控制器、Serial RapidIO Endpoint 模塊和 NAND控制器。其中，DDR3 SDRAM控制器由xiIinx公司的MIG生成。SerialRapidIO Endpoint模塊米用 xilinx 公司設(shè)計的 Serial RapidIO Gen2 Endpointvl.5。由此可知本實用新型具有如下優(yōu)點:[0025]首先，采用高速串行通信協(xié)議Serial RapidIO作為刀片存儲器互聯(lián)接口技術(shù)，使得刀片間可以達到極高的通信帶寬，充分發(fā)揮刀片存儲器的高速訪問性能。并且SerialRapidIO技術(shù)成熟、成本低廉，易于構(gòu)建大規(guī)模的刀片存儲系統(tǒng)。其次，采用VPX的結(jié)構(gòu)設(shè)計。VPX采用MultiGig RT2高速連接器，連接緊密而堅固，在傳輸速率高達6.25Gbps時，串擾仍小于3%。另外，VPX還規(guī)定了散熱和結(jié)構(gòu)加固標準，使之能夠適應各種惡劣環(huán)境。再次，使用NAND FLASH作為存儲介質(zhì)。半導體存儲介質(zhì)相對于傳統(tǒng)的磁介質(zhì)存儲技術(shù)，具有可靠性高、功耗低、噪聲小、質(zhì)量輕等優(yōu)點。同時，采用單顆FPGA作為刀片控制核心構(gòu)成SOC系統(tǒng)，結(jié)構(gòu)簡潔，成本低廉。以上公開的僅為本實用新型的一個具體實施例，但是，本實用新型并非局限于此，任何本領(lǐng)域的技術(shù)人員能思之的變化都應落入本實用新型的保護范圍。
權(quán)利要求1.刀片存儲裝置，其特征在于，在高速串行總線板卡的總線上配置FPGA處理器及存儲陣列池，所述FPGA處理器包括:高速串行接口處理單元及NAND控制器，所述高速串行接口處理單元與高速串行總線板卡的總線連接，所述NAND控制器與所述存儲陣列池連接。
2.如權(quán)利要求1所述的存儲裝置，其特征在于，所述FPGA處理器為配置雙ARM處理器的AXI總線。
3.如權(quán)利要求2所述的存儲裝置，其特征在于，所述存儲陣列池為64片NAND存儲陣列池。
4.如權(quán)利要求3所述的存儲裝置，其特征在于，所述NAND控制器包括:寄存器組、輸入數(shù)據(jù)緩存、輸出數(shù)據(jù)緩存、控制轉(zhuǎn)換器及NAND接口控制器，所述NAND接口控制器包括:SRAM接口單元及NAND接口單元，所述寄存器組與所述AXI總線的從端口及所述控制轉(zhuǎn)換器連接，用于寄存目標陣列地址，用于將SRAM接口單元數(shù)據(jù)轉(zhuǎn)換為NAND接口單元數(shù)據(jù)；所述AXI總線的從端口與所述輸入數(shù)據(jù)緩存的輸入端連接，所述AXI總線的主端口與所述輸出數(shù)據(jù)緩存的輸出端連接，所述輸入數(shù)據(jù)緩存及所述輸出數(shù)據(jù)緩存與所述控制轉(zhuǎn)換器的輸入端連接，所述控 制轉(zhuǎn)換器的輸出與所述NAND接口控制器的SRAM接口單元連接，所述NAND接口控制器的NAND接口單元與所述NAND存儲陣列的輸入連接；當所述控制轉(zhuǎn)換器從所述輸入數(shù)據(jù)緩存收到預存外部數(shù)據(jù)及從所述寄存器組收到所述目標陣列地址時，控制所述NAND控制模塊將輸入數(shù)據(jù)緩存中的預存外部數(shù)據(jù)移入所述SRAM接口單元后，將SRAM接口數(shù)據(jù)轉(zhuǎn)換為NAND接口數(shù)據(jù)，并將轉(zhuǎn)換后的NAND數(shù)據(jù)存入所述NAND存儲陣列的目標陣列地址中。
5.如權(quán)利要求2所述的存儲裝置，其特征在于，所述FPGA處理器中還包括:磨損均衡模塊，所述磨損均衡模塊包括:映射表生成單元及目標陣列地址獲取單元； 所述映射表生成單元，根據(jù)所述NAND存儲陣列池的物理存儲區(qū)域地址及均衡算法獲取邏輯存儲區(qū)域地址；根據(jù)所述物理存儲區(qū)域地址及所述邏輯存儲區(qū)域地址建立當前存儲區(qū)域映射表； 目標陣列地址獲取單元，根據(jù)所述NAND存儲陣列池的內(nèi)部地址及所述映射表生成單元獲取的存儲區(qū)域映射表映射獲取目標陣列地址。
6.如權(quán)利要求5所述的存儲裝置，其特征在于，所述映射表生成單元中還包括:壞塊篩選單元，所述壞塊篩選單元，根據(jù)所述NAND存儲陣列池的壞塊表篩選所述NAND存儲陣列池的物理存儲區(qū)域獲取有效物理存儲區(qū)。
7.如權(quán)利要求1所述的存儲裝置，其特征在于，所述高速串行接口處理單元包括:依次連接的邏輯層單元、緩沖層單元、物理層單元及串行收發(fā)器，所述邏輯層單元、緩沖層單元及物理層單元與配置邏輯單元連接。
8.如權(quán)利要求1所述的存儲裝置，其特征在于，所述高速串行總線板卡還配置:DDR3SDRAM存儲芯片組，所述FPGA處理器還包括:DDR3SDRAM控制單元，所述DDR3SDRAM存儲芯片組與所述DDR3SDRAM控制單元連接。
9.如權(quán)利要求1所述的存儲裝置，其特征在于，所述高速串行總線板卡還配置:電源模塊及時鐘模塊，所述電源模塊包括:電源指示裝置，所述電源指示裝置串聯(lián)于所述電源模塊的出入通路中；所述時鐘模塊包括=FPGA處理器時鐘模塊及高速串行接口處理單元時鐘模塊，所述FPGA處理器時鐘模塊輸出與所述FPGA處理器的時鐘端連接，所述高速串行接口處理單元時鐘模塊輸出與所述高速串行接口處理單元的時鐘端連接。
10.如權(quán)利要求1所述的存儲裝置，其特征在于，所述高速串行總線板卡還配置:NORFPGA存儲器，所述NOR FPGA存儲器與所 述FPGA處理器的雙ARM處理器連接。
專利摘要本實用新型提供了一種刀片存儲裝置，本實用新型涉及數(shù)據(jù)存儲領(lǐng)域，本實用新型所述的刀片存儲裝置包括在高速串行總線板卡的總線上配置FPGA處理器及存儲陣列池，所述FPGA處理器包括高速串行接口處理單元及NAND控制器，所述高速串行接口處理單元與高速串行總線板卡的總線連接，所述NAND控制器與所述存儲陣列池連接。本實用新型的刀片存儲裝置解決了可靠性低、訪問速度慢、對工作環(huán)境要求高的問題。從而本實用新型的刀片存儲器具有可靠性高、訪問速度快、對工作環(huán)境要求低的特點，更能夠方便快捷地使用多塊刀片存儲裝置組成大容量的刀片存儲系統(tǒng)。
文檔編號G06F12/06GK203054813SQ20122073622
公開日2013年7月10日 申請日期2012年12月27日 優(yōu)先權(quán)日2012年12月27日
發(fā)明者雷磊, 陶青長, 宋兵兵 申請人:北京華清瑞達科技有限公司