基于fpga的偽隨機(jī)序列發(fā)生器及其生成方法
【專利摘要】本發(fā)明實(shí)施例提供了一種基于FPGA的偽隨機(jī)序列發(fā)生器及其生成方法，所述的偽隨機(jī)序列發(fā)生器包括控制單元、時(shí)鐘單元以及FPGA，其中，所述的控制單元，用于采集用戶輸入的偽隨機(jī)序列參數(shù)，根據(jù)所述的偽隨機(jī)序列參數(shù)生成用戶指令，并將所述的用戶指令發(fā)送至所述的FPGA；所述的時(shí)鐘單元，用于向所述的FPGA提供時(shí)鐘脈沖；所述的FPGA具體包括：處理器接口、周期累加器、偽隨機(jī)序列生成單元、邊沿生成單元以及序列成形單元。以FPGA作為主要功能部件，輔以少量的模擬器件，解決了現(xiàn)有技術(shù)中的偽隨機(jī)序列發(fā)生器產(chǎn)生的碼元速率的分辨率和精確度均較差的技術(shù)問(wèn)題。
【專利說(shuō)明】基于FPGA的偽隨機(jī)序列發(fā)生器及其生成方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明關(guān)于測(cè)試測(cè)量【技術(shù)領(lǐng)域】，特別是關(guān)于信號(hào)發(fā)生技術(shù)，具體的講是一種基于FPGA的偽隨機(jī)序列發(fā)生器及其生成方法。
【背景技術(shù)】
[0002]偽隨機(jī)序列發(fā)生器屬于信號(hào)發(fā)生器的一種，可產(chǎn)生偽隨機(jī)序列(Pseudo-RandomBinary Sequence, PRBS)，其在信息安全、數(shù)字網(wǎng)絡(luò)、移動(dòng)通信、導(dǎo)航、雷達(dá)和保密通信、通信系統(tǒng)性能的測(cè)量領(lǐng)域中有著廣泛的應(yīng)用。偽隨機(jī)序列是一種可以預(yù)先確定并可以重復(fù)產(chǎn)生和復(fù)制，且具有隨機(jī)統(tǒng)計(jì)特性的二進(jìn)制碼序列。
[0003]m序列是最大長(zhǎng)度線性反饋移位寄存器序列的簡(jiǎn)稱，屬于偽隨機(jī)序列的一種。m序列具有白噪聲采樣序列的統(tǒng)計(jì)特性，同時(shí)又便于重復(fù)產(chǎn)生和處理，因此它的應(yīng)用最為成熟和廣泛。偽隨機(jī)序列有多種實(shí)現(xiàn)方式，圖1以m序列為例，說(shuō)明產(chǎn)生偽隨機(jī)序列的基本原理。N個(gè)寄存器構(gòu)成N階移位寄存器，N稱為m序列的序列階數(shù)。在參考時(shí)鐘elk控制下，各級(jí)寄存器的輸出為，反饋單元將公式I的輸出反饋給第I級(jí)寄存器。其中，Ci稱為反饋系數(shù)，其值為O或1，反饋系數(shù)不同，X1^1就產(chǎn)生不同序列順序的m序列。公式I如下所示:
【權(quán)利要求】
1.一種基于FPGA的偽隨機(jī)序列發(fā)生器，其特征是，所述的偽隨機(jī)序列發(fā)生器包括控制單元、時(shí)鐘單元以及FPGA, 其中，所述的控制單元，用于采集用戶輸入的偽隨機(jī)序列參數(shù)，根據(jù)所述的偽隨機(jī)序列參數(shù)生成用戶指令，并將所述的用戶指令發(fā)送至所述的FPGA ； 所述的時(shí)鐘單元，用于向所述的FPGA提供時(shí)鐘脈沖； 所述的FPGA具體包括: 處理器接口，用于解析所述的用戶指令，得到偽隨機(jī)序列參數(shù)，所述的偽隨機(jī)序列參數(shù)包括頻率控制字、序列階數(shù)、反饋系數(shù)、邊沿幅度系數(shù)以及邊沿時(shí)間閾值； 周期累加器，用于根據(jù)所述的時(shí)鐘脈沖以及所述的頻率控制字生成相碼； 偽隨機(jī)序列生成單元，用于根據(jù)所述的反饋系數(shù)以及所述的相碼生成偽隨機(jī)序列；邊沿生成單元，用于根據(jù)所述的相碼、所述的偽隨機(jī)序列以及所述的邊沿幅度系數(shù)構(gòu)造所述偽隨機(jī)序列的上邊沿以及下邊沿； 序列成形單元，用于根據(jù)所述的相碼、所述的上邊沿以及下邊沿、所述的偽隨機(jī)序列生成邊沿時(shí)間可控的數(shù)字化的偽隨機(jī)序列。
2.根據(jù)權(quán)利要求1所述的偽隨機(jī)序列發(fā)生器，其特征是，所述的偽隨機(jī)序列發(fā)生器還包括數(shù)模轉(zhuǎn)換器，用于將所述數(shù)字化的偽隨機(jī)序列轉(zhuǎn)換為模擬形式的偽隨機(jī)序列。
3.根據(jù)權(quán)利要求2所述的偽隨機(jī)序列發(fā)生器，其特征是，所述的偽隨機(jī)序列發(fā)生器還包括模擬電路，用于將所述模擬形式的偽隨機(jī)序列進(jìn)行濾波、衰減、放大處理后輸出。
4.根據(jù)權(quán)利要求1所述的偽隨機(jī)序列發(fā)生器，其特征是，所述的FPGA還包括時(shí)鐘管理單元，用于接收所述的時(shí)鐘脈`沖，將所述的時(shí)鐘脈沖轉(zhuǎn)換為高頻的時(shí)鐘脈沖后提供至所述的 FPGA。
5.根據(jù)權(quán)利要求1或3所述的偽隨機(jī)序列發(fā)生器，其特征是，所述的周期累加器具體包括: 時(shí)鐘脈沖接收單元，用于接收所述的時(shí)鐘脈沖； 第一判斷單元，用于根據(jù)所述的時(shí)鐘脈沖判斷上升沿是否到來(lái)，當(dāng)判斷為是時(shí)，執(zhí)行相碼生成單元； 所述的相碼生成單元，用于累加所述的頻率控制字以生成相碼； 發(fā)送單元，用于將所述相碼的低M位發(fā)送至所述的邊沿生成單元； 第二判斷單元，用于判斷所述相碼的低M位是否超過(guò)(2m-1)，當(dāng)判斷為是時(shí)，執(zhí)行移位使能信號(hào)生成單元； 所述的移位使能信號(hào)生成單元，用于生成移位使能信號(hào)，并將所述的移位使能信號(hào)發(fā)送至所述的偽隨機(jī)序列生成單元。
6.根據(jù)權(quán)利要求5所述的偽隨機(jī)序列發(fā)生器，其特征是，所述的偽隨機(jī)序列生成單元具體包括: 時(shí)鐘脈沖接收單元，用于接收所述的時(shí)鐘脈沖； 移位使能信號(hào)接收單元，用于接收所述的移位使能信號(hào)； 第一判斷單元，用于根據(jù)所述的時(shí)鐘脈沖判斷上升沿是否到來(lái)，當(dāng)判斷為是時(shí)，執(zhí)行第二判斷單元； 所述的第二判斷單元，用于判斷所述的移位使能信號(hào)是否為高電平，當(dāng)判斷為是時(shí)，執(zhí)行生成單元； 所述的生成單元，用于產(chǎn)生一比特的偽隨機(jī)序列。
7.根據(jù)權(quán)利要求1或6所述的偽隨機(jī)序列發(fā)生器，其特征是，所述的邊沿生成單元具體包括: 碼元標(biāo)志位生成單元，用于比較所述的偽隨機(jī)序列的相鄰碼元以得到碼元標(biāo)志位； 碼元標(biāo)志位發(fā)送單元，用于將所述的碼元標(biāo)志位發(fā)送至所述的序列成形單元； 系數(shù)調(diào)整單元，用于根據(jù)所述的碼元標(biāo)志位對(duì)所述的邊沿幅度系數(shù)進(jìn)行系數(shù)調(diào)整；邊沿構(gòu)造單元，用于將所述相碼的低M位與調(diào)整后的邊沿幅度系數(shù)相乘以構(gòu)造所述偽隨機(jī)序列的上邊沿以及下邊沿。
8.根據(jù)權(quán)利要求7所述的偽隨機(jī)序列發(fā)生器，其特征是，所述的系數(shù)調(diào)整單元具體包括: 判斷單元，用于判斷所述的碼元標(biāo)志位對(duì)應(yīng)的前后碼元是否處于上升時(shí)間范圍內(nèi)，當(dāng)判斷為是時(shí)，執(zhí)行反向處理單元，否則執(zhí)行系數(shù)保留單元； 所述的反向處理單元，用于將所述的邊沿幅度系數(shù)進(jìn)行反相處理； 所述的系數(shù)保留單元，用于保留所述的邊沿幅度系數(shù)。
9.根據(jù)權(quán)利要求7所述的偽隨機(jī)序列發(fā)生器，其特征是，所述的序列成形單元具體包括:` 邊沿標(biāo)志位生成單元，用于比較所述相碼的低M位與所述的邊沿時(shí)間閾值，得到邊沿標(biāo)志位； 碼元標(biāo)志位接收單元,用于接收所述的碼元標(biāo)志位； 幅值確定單元，用于根據(jù)所述的邊沿標(biāo)志位、所述的上邊沿以及下邊沿、所述的碼元標(biāo)志位確定偽隨機(jī)序列的幅值； 序列生成單元，用于根據(jù)所述的幅值以及所述的偽隨機(jī)序列生成邊沿時(shí)間可控的數(shù)字化的偽隨機(jī)序列。
10.一種基于FPGA的偽隨機(jī)序列生成方法，其特征是，所述的方法具體包括: 采集用戶輸入的偽隨機(jī)序列參數(shù)，所述的偽隨機(jī)序列參數(shù)包括頻率控制字、序列階數(shù)、反饋系數(shù)、邊沿幅度系數(shù)以及邊沿時(shí)間閾值； 采集時(shí)鐘單元提供的時(shí)鐘脈沖； 根據(jù)所述的時(shí)鐘脈沖以及所述的頻率控制字生成相碼； 根據(jù)所述的反饋系數(shù)以及所述的相碼生成偽隨機(jī)序列； 根據(jù)所述的相碼、所述的偽隨機(jī)序列以及所述的邊沿幅度系數(shù)構(gòu)造所述偽隨機(jī)序列的上邊沿以及下邊沿； 根據(jù)所述的相碼、所述的上邊沿以及下邊沿、所述的偽隨機(jī)序列生成邊沿時(shí)間可控的數(shù)字化的偽隨機(jī)序列。
11.根據(jù)權(quán)利要求10所述的方法，其特征是，所述的方法還包括將所述數(shù)字化的偽隨機(jī)序列轉(zhuǎn)換為模擬形式的偽隨機(jī)序列。
12.根據(jù)權(quán)利要求11所述的方法，其特征是，所述的方法還包括將所述模擬形式的偽隨機(jī)序列進(jìn)行濾波、衰減、放大處理后輸出。
13.根據(jù)權(quán)利要求10所述的方法，其特征是，所述的方法還包括將所述的時(shí)鐘脈沖轉(zhuǎn)換為高頻的時(shí)鐘脈沖。
14.根據(jù)權(quán)利要求10或12所述的方法，其特征是，根據(jù)所述的時(shí)鐘脈沖以及所述的頻率控制字生成相碼具體包括: 根據(jù)所述的時(shí)鐘脈沖判斷上升沿是否到來(lái)； 當(dāng)判斷為是時(shí)，累加所述的頻率控制字以生成相碼。
15.根據(jù)權(quán)利要求10或12所述的方法，其特征是，根據(jù)所述的反饋系數(shù)以及所述的相碼生成偽隨機(jī)序列具體包括: 判斷所述相碼的低M位是否超過(guò)2m-1 ； 當(dāng)判斷為是時(shí)，生成移位使能信號(hào)； 根據(jù)所述的時(shí)鐘脈沖判斷上升沿是否到來(lái)； 當(dāng)判斷為是時(shí)，繼續(xù)判斷所述的移位使能信號(hào)是否為高電平； 當(dāng)判斷為是時(shí)，產(chǎn)生一比特的偽隨機(jī)序列。
16.根據(jù)權(quán)利要求10所述的方法，其特征是，根據(jù)所述的相碼、所述的偽隨機(jī)序列以及所述的邊沿幅度系數(shù)構(gòu)造所述偽隨機(jī)序列的上邊沿以及下邊沿具體包括: 比較所述的偽隨機(jī)序列的相鄰碼元以得到碼元標(biāo)志位； 根據(jù)所述的碼元標(biāo)志位對(duì)所述的邊沿幅度系數(shù)進(jìn)行系數(shù)調(diào)整；` 將所述相碼的低M位與調(diào)整后的邊沿幅度系數(shù)相乘以構(gòu)造所述偽隨機(jī)序列的上邊沿以及下邊沿。
17.根據(jù)權(quán)利要求16所述的方法，其特征是，根據(jù)所述的碼元標(biāo)志位對(duì)所述的邊沿幅度系數(shù)進(jìn)行系數(shù)調(diào)整具體包括: 判斷所述的碼元標(biāo)志位對(duì)應(yīng)的前后碼元是否處于上升時(shí)間范圍內(nèi)； 當(dāng)判斷為是時(shí)，將所述的邊沿幅度系數(shù)進(jìn)行反相處理； 否則，保留所述的邊沿幅度系數(shù)。
18.根據(jù)權(quán)利要求16所述的方法，其特征是，根據(jù)所述的相碼、所述的上邊沿以及下邊沿、所述的偽隨機(jī)序列生成邊沿時(shí)間可控的數(shù)字化的偽隨機(jī)序列具體包括: 比較所述的偽隨機(jī)序列的相鄰碼元以得到碼元標(biāo)志位； 根據(jù)所述的邊沿標(biāo)志位、所述的上邊沿以及下邊沿、所述的碼元標(biāo)志位確定偽隨機(jī)序列的幅值； 根據(jù)所述的幅值以及所述的偽隨機(jī)序列生成邊沿時(shí)間可控的數(shù)字化的偽隨機(jī)序列。
【文檔編號(hào)】G06F7/58GK103870238SQ201210528488
【公開(kāi)日】2014年6月18日 申請(qǐng)日期:2012年12月10日 優(yōu)先權(quán)日:2012年12月10日
【發(fā)明者】丁新宇, 王悅, 王鐵軍, 李維森 申請(qǐng)人:北京普源精電科技有限公司