專利名稱：一種基于乒乓機(jī)制的fpga與dsp數(shù)據(jù)傳輸系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及高速數(shù)據(jù)傳輸領(lǐng)域，具體涉及一種基于乒乓機(jī)制的FPGA與DSP數(shù)據(jù)傳輸系統(tǒng)，尤其適用于FPGA與DSP之間的圖像數(shù)據(jù)高速傳輸。
背景技術(shù)：
長(zhǎng)期以來，高速圖像傳輸與處理的工作大多在微型計(jì)算機(jī)上采用單機(jī)或機(jī)群聯(lián)合機(jī)制執(zhí)行。專用計(jì)算機(jī)的微處理器只是面向通用應(yīng)用層面，對(duì)高速數(shù)字處理這種特殊的數(shù)據(jù)密集型的應(yīng)用效率不高。同時(shí)，機(jī)群工作方式存在功耗大，系統(tǒng)復(fù)雜等問題，使得它的應(yīng)用受到了限制。而采用DDR作為接口的FPGA和DSP協(xié)同作業(yè)方式實(shí)現(xiàn)高速信號(hào)傳輸與處理成為最近幾年的熱門。該類系統(tǒng)具有靈活、實(shí)用、可靠等特點(diǎn)，目前有很多基于這種架構(gòu)的案例。 申請(qǐng)?zhí)枮?01010590964. 8的中國(guó)發(fā)明專利公開了一種FPGA通過DDR2接口與DSP通信的方法及裝置。此方法中，根據(jù)DDR2控制器的讀寫命令以及時(shí)序配置生成芯片自身所使用的讀寫時(shí)序，在所述讀寫時(shí)序執(zhí)行所述命令指示的讀寫操作。從而通過DDR2接口代替原來的高速串行總線接口，實(shí)現(xiàn)FPGA與DSP的通信，降低數(shù)據(jù)傳輸實(shí)現(xiàn)成本。申請(qǐng)?zhí)枮?00920109021. I的中國(guó)發(fā)明專利公開了一種涉及雙通道數(shù)字射頻存儲(chǔ)板，其中就有DDR2存儲(chǔ)模塊、FPGA采集控制模塊、DSP通信控制模塊等。DDR2有兩個(gè)子模塊，分別與FPGA采集控制模塊和DSP通信控制模塊相連。該技術(shù)可實(shí)現(xiàn)較高頻率信號(hào)的存儲(chǔ)及傳輸功能，廣泛應(yīng)用于雷達(dá)和電子戰(zhàn)對(duì)抗領(lǐng)域。但上述兩種方案均采用DDR2 SDRAM的單總線傳輸方式，效率低，難以適應(yīng)高速數(shù)據(jù)的傳輸要求。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種基于乒乓機(jī)制的FPGA與DSP數(shù)據(jù)傳輸方法，實(shí)現(xiàn)FPGA與DSP之間的高效數(shù)據(jù)通信。一種基于乒乓機(jī)制的FPGA與DSP數(shù)據(jù)傳輸系統(tǒng)，包括雙通道切換開關(guān)、FPGA, DSP和兩存儲(chǔ)器，F(xiàn)PGA控制雙通道切換開關(guān)的開關(guān)狀態(tài)以實(shí)現(xiàn)第一讀寫通道和第二讀寫通道的交替進(jìn)行，從而實(shí)現(xiàn)數(shù)據(jù)的交叉存儲(chǔ)與讀??；所述第一讀寫通道為FPGA將自身緩存的當(dāng)前數(shù)據(jù)寫入第一存儲(chǔ)器，同時(shí)DSP從第二存儲(chǔ)器讀取前一時(shí)刻寫入的數(shù)據(jù)；所述第二讀寫通道為FPGA將自身緩存的當(dāng)前數(shù)據(jù)寫入第二存儲(chǔ)器，同時(shí)DSP從第一存儲(chǔ)器讀取前一時(shí)刻寫入的數(shù)據(jù)。所述雙通道切換開關(guān)采用CPLD實(shí)現(xiàn)。所述存儲(chǔ)器采用雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器DDR。本發(fā)明的有益效果是本發(fā)明基于乒乓機(jī)制的雙通道數(shù)據(jù)存儲(chǔ)和讀取方式，是FPGA在往第一路存儲(chǔ)器中寫入數(shù)據(jù)的時(shí)候，DSP從第二路存儲(chǔ)器讀取數(shù)據(jù)；然后由雙通道切換開關(guān)切換DDR2 SDRAM雙通道，即控制FPGA向第二路存儲(chǔ)器中寫入數(shù)據(jù)，同時(shí)DSP往第一路存儲(chǔ)器讀取數(shù)據(jù)，實(shí)現(xiàn)數(shù)據(jù)的交替存儲(chǔ)與處理。本發(fā)明通過乒乓的方式將連續(xù)圖像數(shù)據(jù)在兩塊DDR2 SDRAM之間輪番交替存儲(chǔ)和讀取，實(shí)現(xiàn)并行處理，有利于節(jié)省等待時(shí)間，提高數(shù)據(jù)傳輸效率。進(jìn)一步，選用DDR作為FPGA與DSP之間數(shù)據(jù)緩存設(shè)備能極大提高整個(gè)系統(tǒng)效能。


圖I是本發(fā)明雙通道據(jù)傳輸?shù)氖疽鈭D。
具體實(shí)施例方式下面結(jié)合附圖和實(shí)例進(jìn)一步說明本發(fā)明的具體實(shí)施方式
。本發(fā)明基于乒乓機(jī)制的FPGA與DSP數(shù)據(jù)傳輸系統(tǒng)，包括雙通道切換開關(guān)、FPGA,DSP和兩存儲(chǔ)器。本實(shí)例中，雙通道切換開關(guān)采用CPLD實(shí)現(xiàn)，存儲(chǔ)器采用第二代雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器DDR2 SDRAM?！ぴ趫DI中，雙通道的DDR2 SDRAM的設(shè)計(jì)采用了乒乓機(jī)制的思想。即FPGA 3在往一路DDR2 SDRAM I中寫入數(shù)據(jù)的時(shí)候，DSP 4從另外一路的DDR2 SDRAM 2中讀取數(shù)據(jù)。然后由CPLD 5控制FPGA 3與DSP 4對(duì)DDR2 SDRAM I和2控制權(quán)的切換。由于DDR2 SDRAMI和2是單口器件(只有一套總線)，因此采用開關(guān)器件CPLD，作為兩路DDR2 SDRAM I和2的切換，以達(dá)到“多路復(fù)用”的功能。DDR2_CH1與DDR2_CH2代表兩路DDR2 SDRAMl和2，CPLD5中的兩組箭頭(一組細(xì)線箭頭6和7，一組粗線箭頭8)，細(xì)線箭頭6和7表示FPGA 3，DSP 4對(duì)原始的DDR2 SDRAMI和2的總線控制權(quán)狀態(tài)，粗線箭頭表示經(jīng)過CPLD 5切換之后的FPGA 3，DSP 4對(duì)DDR2SDRAM I和2的總線控制權(quán)狀態(tài)。CPLD作為雙通道的DDR2 SDRAM的總線切換控制，硬件上由兩個(gè)通道的DDR2SDRAM (DDR2_CH1與DDR2_CH2)的數(shù)據(jù)線、地址線、控制信號(hào)線均連接到CPLD上，同時(shí)FPGA的DDR2 SDRAM接口信號(hào)線(數(shù)據(jù)線、地址線、控制信號(hào)線)也連接到CPLD上，DSP的EMIF接口連接到CPLD上；軟件上由CPLD控制切換雙通道的DDR2 SDRAM的總線，使FPGA和DSP交替從兩個(gè)通道的DDR2 SDRAM讀取和寫入數(shù)據(jù)。雙通道的切換時(shí)機(jī)當(dāng)FPGA寫第一路DDR2 SDRAM完成，并且DSP讀另一路的DDR2SDRAM完成時(shí)，有一開關(guān)切換控制信號(hào)觸發(fā)，在該信號(hào)的上升沿處完成FPGA與DSP對(duì)前一時(shí)刻的DDR2 SDRAM總線控制權(quán)的切換。本領(lǐng)域的技術(shù)人員容易理解，以上所述僅為本發(fā)明的較佳實(shí)施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)所作的任何修改、等同替換和改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種基于乒乓機(jī)制的FPGA與DSP數(shù)據(jù)傳輸系統(tǒng)，包括雙通道切換開關(guān)、FPGA、DSP和兩存儲(chǔ)器，F(xiàn)PGA控制雙通道切換開關(guān)的開關(guān)狀態(tài)以實(shí)現(xiàn)第一讀寫通道和第二讀寫通道的交替進(jìn)行，從而實(shí)現(xiàn)數(shù)據(jù)的交替存儲(chǔ)與讀取； 所述第一讀寫通道為=FPGA將自身緩存的當(dāng)前數(shù)據(jù)寫入第一存儲(chǔ)器，同時(shí)DSP從第二存儲(chǔ)器讀取前一時(shí)刻寫入的數(shù)據(jù)； 所述第二讀寫通道為=FPGA將自身緩存的當(dāng)前數(shù)據(jù)寫入第二存儲(chǔ)器，同時(shí)DSP從第一存儲(chǔ)器讀取前一時(shí)刻寫入的數(shù)據(jù)。
2.根據(jù)權(quán)利要求I所述的FPGA與DSP數(shù)據(jù)傳輸系統(tǒng)，其特征在于，所述雙通道切換開關(guān)采用CPLD。
3.根據(jù)權(quán)利要求I所述的FPGA與DSP數(shù)據(jù)傳輸系統(tǒng)，其特征在于，所述存儲(chǔ)器采用雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器DDR。
全文摘要
本發(fā)明提供了一種基于乒乓機(jī)制的FPGA與DSP數(shù)據(jù)傳輸系統(tǒng)，包括雙通道切換開關(guān)、FPGA、DSP和兩存儲(chǔ)器，F(xiàn)PGA控制雙通道切換開關(guān)的開關(guān)狀態(tài)以實(shí)現(xiàn)第一讀寫通道和第二讀寫通道的交替進(jìn)行，從而實(shí)現(xiàn)數(shù)據(jù)的交替存儲(chǔ)與讀?。凰龅谝蛔x寫通道為FPGA將自身緩存的當(dāng)前數(shù)據(jù)寫入第一存儲(chǔ)器，同時(shí)DSP從第二存儲(chǔ)器讀取前一時(shí)刻寫入的數(shù)據(jù)；所述第二讀寫通道為FPGA將自身緩存的當(dāng)前數(shù)據(jù)寫入第二存儲(chǔ)器，同時(shí)DSP從第一存儲(chǔ)器讀取前一時(shí)刻寫入的數(shù)據(jù)。本發(fā)明通過乒乓的方式將連續(xù)數(shù)據(jù)在兩塊DDR2 SDRAM之間輪番交替存儲(chǔ)和讀取，節(jié)省等待時(shí)間，提高數(shù)據(jù)傳輸效率。
文檔編號(hào)G06F13/16GK102968394SQ20121040121
公開日2013年3月13日 申請(qǐng)日期2012年10月19日 優(yōu)先權(quán)日2012年10月19日
發(fā)明者張旭明, 郭富民, 王垠琪, 李柳, 丁明躍, 熊有倫, 尹周平, 王瑜輝 申請(qǐng)人:華中科技大學(xué)