專利名稱：Ram存儲(chǔ)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及控制例如閃速存儲(chǔ)器(flash memory)等半導(dǎo)體存儲(chǔ)裝置的存儲(chǔ)器控制裝置包含的、響應(yīng)存儲(chǔ)器訪問(memory access)而自由寫入/讀出的RAM存儲(chǔ)裝置。
背景技術(shù)：
一直以來，對(duì)例如閃速存儲(chǔ)器等半導(dǎo)體存儲(chǔ)裝置進(jìn)行控制的閃存(flash)控制器等存儲(chǔ)器控制裝置廣為人知(例如專利文獻(xiàn)I)。該種技術(shù)中，一般而言，為提高來自閃速存儲(chǔ)器的讀出數(shù)據(jù)的可靠性，使用ECC (Error Check and Correct :錯(cuò)誤檢測(cè)及糾正)即錯(cuò)誤檢測(cè)/糾正電路。發(fā)生數(shù)據(jù)錯(cuò)誤時(shí)，通過ECC電路進(jìn)行數(shù)據(jù)糾正。此時(shí)，錯(cuò)誤信息存儲(chǔ)于寄存器、RAM，供作為數(shù)據(jù)的重寫(rewrite)即再寫入、錯(cuò)誤發(fā)生的日志(log)信息利用。另夕卜，除此之外，眾所周知，例如將該錯(cuò)誤信息臨時(shí)存放于具有存儲(chǔ)器控制裝置的RAM時(shí)，對(duì)該RAM的訪問等請(qǐng)求信號(hào)有時(shí)會(huì)發(fā)生沖突。例如專利文獻(xiàn)2中，公開有以對(duì)存儲(chǔ)器的更新(refresh)請(qǐng)求信號(hào)和直接存儲(chǔ)器訪問(direct memory access)請(qǐng)求信號(hào)沖突為前提的動(dòng)態(tài)(dynamic)存儲(chǔ)器的沖突電路。專利文獻(xiàn)
專利文獻(xiàn)1:日本特開平8-77066號(hào)公報(bào)；
專利文獻(xiàn)2 :日本特開平5-74151號(hào)公報(bào)。

發(fā)明內(nèi)容
然而，作為錯(cuò)誤信息的寫入目的地，使用單端口(single port)的RAM時(shí),存在對(duì)該RAM的錯(cuò)誤信息的寫入訪問和其他的訪問沖突時(shí)，只能有任意一個(gè)訪問變得有效的問題。雖說如此，將CPU內(nèi)的寄存器作為錯(cuò)誤信息的寫入目的地時(shí)，和將RAM作為寫入目的地時(shí)相比較，存在電路面積變大的問題。例如，需要將閃速存儲(chǔ)器的多個(gè)頁(yè)面的地址和錯(cuò)誤信息合計(jì)存儲(chǔ)IK字節(jié)的數(shù)據(jù)時(shí)，和使用RAM時(shí)相比較，電路面積變大約4倍。本發(fā)明鑒于如上所述的問題點(diǎn)而完成，其目的在于提供即使在對(duì)RAM的訪問發(fā)生沖突的情況下也能夠?qū)蓚€(gè)訪問作為有效的請(qǐng)求應(yīng)答的RAM存儲(chǔ)裝置。本發(fā)明的RAM存儲(chǔ)裝置，包含各自對(duì)含有寫入或讀出的控制信號(hào)及信息數(shù)據(jù)的訪問進(jìn)行中繼的2個(gè)接口，以及響應(yīng)經(jīng)由所述接口的所述訪問，和時(shí)鐘信號(hào)同步進(jìn)行所述信息數(shù)據(jù)的寫入或讀出的RAM，其特征在于，包含選擇部，執(zhí)行選擇供給動(dòng)作，該選擇供給動(dòng)作是響應(yīng)所述控制信號(hào)，在以所述時(shí)鐘信號(hào)決定的一個(gè)周期內(nèi)，將到達(dá)所述接口的一個(gè)的所述訪問向所述RAM供給；以及存儲(chǔ)部，執(zhí)行存儲(chǔ)動(dòng)作，該存儲(chǔ)動(dòng)作是響應(yīng)所述控制信號(hào)，將到達(dá)所述接口的另一個(gè)的訪問至少存儲(chǔ)至所述一個(gè)周期隨后的下一個(gè)周期為止。所述選擇部，在所述下一個(gè)周期之后，將所述存儲(chǔ)部存儲(chǔ)的訪問向所述RAM供給。根據(jù)本發(fā)明的RAM存儲(chǔ)裝置，即使在對(duì)RAM的訪問發(fā)生沖突的情況下，也能夠?qū)蓚€(gè)訪問作為有效的請(qǐng)求應(yīng)答。


圖1是示出包含本發(fā)明的實(shí)施例的RAM存儲(chǔ)裝置(RAM塊(block))的閃存控制器、主裝置、以及閃速存儲(chǔ)器的結(jié)構(gòu)的框 圖2是示出圖1的RAM塊的結(jié)構(gòu)例的框 圖3是示出圖1的單端口 RAM的寫(write) /讀(read)時(shí)的訪問波形的時(shí)序 圖4是示出圖1的單端口 RAM內(nèi)存儲(chǔ)的數(shù)據(jù)的一例的 圖5是示出讀請(qǐng)求應(yīng)答時(shí)的圖1的閃存控制器的動(dòng)作的時(shí)序 圖6是示出在對(duì)單端口 RAM的寫訪問沖突發(fā)生時(shí)的來自閃存IF及CPU的訪問波形、和單端口 RAM的端子的輸入輸出波形的時(shí)序圖。
具體實(shí)施例方式以下，參照附圖詳細(xì)地說明本發(fā)明涉及的實(shí)施例。圖1中，一同示出包含本發(fā)明的實(shí)施例的RAM存儲(chǔ)裝置10 (以下稱為RAM塊10)的存儲(chǔ)器控制裝置100 (以下稱為閃存控制器100)的結(jié)構(gòu)、和主裝置200及半導(dǎo)體存儲(chǔ)裝置300 (以下稱為閃速存儲(chǔ)器300)。閃存控制器100響應(yīng)來自主裝置200的請(qǐng)求，進(jìn)行對(duì)閃速存儲(chǔ)器300的數(shù)據(jù)寫入(以下稱為寫)、來自閃速存儲(chǔ)器300的數(shù)據(jù)讀出(以下稱為讀)。以下對(duì)閃存控制器100進(jìn)行說明。RAM塊10在對(duì)閃速存儲(chǔ)器300進(jìn)行寫動(dòng)作時(shí)，被用作寫數(shù)據(jù)的緩沖器(buffer)。此外，RAM塊10在進(jìn)行來自閃速存儲(chǔ)器300的讀動(dòng)作時(shí)，被用作存儲(chǔ)多個(gè)頁(yè)面地址的區(qū)域，該多個(gè)頁(yè)面地址用于連續(xù)讀閃速存儲(chǔ)器300的多個(gè)頁(yè)面。此外，RAM塊10具有單端口RAM11。單端口 RAMll能夠響應(yīng)寫或讀的訪問，和時(shí)鐘信號(hào)同步而進(jìn)行數(shù)據(jù)的寫入或讀出。該訪問包含寫入或讀出的控制信號(hào)和信息數(shù)據(jù)。將在后面講述單端口 RAMll的動(dòng)作(圖2)。主接口 20是和主裝置200之間的接口。例如，主接口 20接收來自主裝置200的寫請(qǐng)求、讀請(qǐng)求，將這些請(qǐng)求給予CPU40。此外，主接口 20將從閃速存儲(chǔ)器300讀出的讀數(shù)據(jù)向主裝置200發(fā)送。此外，主接口 20將從主裝置200接收的寫數(shù)據(jù)轉(zhuǎn)交給閃存接口 30。閃存接口 30是和閃速存儲(chǔ)器300之間的接口。例如，閃存接口 30進(jìn)行對(duì)閃速存儲(chǔ)器300的寫數(shù)據(jù)的寫入、以及來自閃速存儲(chǔ)器300的讀數(shù)據(jù)的讀出。此外，閃存接口 30將從閃速存儲(chǔ)器300讀出的讀數(shù)據(jù)給予ECC50，將由ECC50進(jìn)行錯(cuò)誤檢測(cè)、糾正后的讀數(shù)據(jù)轉(zhuǎn)交給主接口 20。CPU40從主接口 20接受寫請(qǐng)求和讀請(qǐng)求，響應(yīng)這些請(qǐng)求而控制閃存接口 30及RAM塊10。例如，響應(yīng)讀請(qǐng)求，CPU40對(duì)RAM塊10內(nèi)的單端口 RAMll的各地址號(hào)碼進(jìn)行頁(yè)面地址設(shè)定。此外，CPU40還能夠?qū)﹂W存接口 30發(fā)出讀出頁(yè)面數(shù)伴隨的連續(xù)讀指令。此外，CPU40還能夠進(jìn)行單端口 RAMll內(nèi)存儲(chǔ)的錯(cuò)誤信息的檢測(cè)。關(guān)于這些動(dòng)作細(xì)節(jié)，之后講述(圖5)。ECC50對(duì)來自閃存接口 30的數(shù)據(jù)實(shí)施錯(cuò)誤檢測(cè)、糾正處理。ECC50在來自閃存接口 30的數(shù)據(jù)為寫數(shù)據(jù)時(shí)，對(duì)該數(shù)據(jù)附加用于錯(cuò)誤檢測(cè)的校驗(yàn)位(parity bit)，在接收的數(shù)據(jù)是讀數(shù)據(jù)時(shí)，對(duì)該數(shù)據(jù)實(shí)施錯(cuò)誤檢測(cè)及錯(cuò)誤糾正處理。此外、ECC50在完成對(duì)I個(gè)頁(yè)面的讀數(shù)據(jù)的錯(cuò)誤檢測(cè)、糾正處理后，對(duì)RAM塊10進(jìn)行訪問，將表示該錯(cuò)誤檢測(cè)的結(jié)果的錯(cuò)誤信息存儲(chǔ)(寫)于單端口 RAMll的相應(yīng)地址號(hào)碼。
內(nèi)部總線60是將RAM塊10、主接口 20、閃存接口 30、及CPU40相互通信連接的通
Ih路徑。圖2示出RAM塊10的結(jié)構(gòu)例。RAM塊10能夠接收來自閃存接口 30的RAM控制信號(hào)和來自CPU40的RAM控制信號(hào)。另外、在圖2中，將“接口”標(biāo)記為“IF”。CPU端IF12是自由接受來自CPU40的寫入或讀出訪問的接口。CPU端IF12還具有將來自CPU40的訪問數(shù)據(jù)形式變更為適合于單端口 RAMll的數(shù)據(jù)形式的功能。RAM控制信號(hào)存儲(chǔ)部13響應(yīng)從閃存接口 30供給的存儲(chǔ)電路控制信號(hào)NFI_ACC，臨時(shí)存儲(chǔ)通過CPU端IF12接收的RAM控制信號(hào)。多路轉(zhuǎn)換器14選擇來自閃存接口的RAM控制信號(hào)、存儲(chǔ)在RAM控制信號(hào)存儲(chǔ)部13的RAM控制信號(hào)之中的任意一個(gè)，將該選擇的RAM控制信號(hào)向單端口 RAMll供給。多路轉(zhuǎn)換器14響應(yīng)從閃存接口 30供給的NFI_CEN信號(hào)而選擇這些RAM控制信號(hào)中的一個(gè)。以下，也將多路轉(zhuǎn)換器14稱為選擇部。此外，也將NFI_CEN信號(hào)稱為選擇指令信號(hào)。閃存端IF15是自由接受來自閃存接口 30的寫入或讀出訪問的接口。RAM控制信號(hào)為CEN、OEN、WEN、WEMN、A以及D，在圖2中，分別在信號(hào)名的前頭，對(duì)來自閃存接口 30的信號(hào)附加“NFI_”，對(duì)來自CPU40的信號(hào)附加“CPU_”。單端口 RAMll是和時(shí)鐘信號(hào)CLK同步而動(dòng)作的同步RAM。同步中，例如使用時(shí)鐘信號(hào)CLK上升沿。單端口 RAMll響應(yīng)從多路轉(zhuǎn)換器14供給的RAM控制信號(hào)，進(jìn)行對(duì)相應(yīng)地址的數(shù)據(jù)的寫、以及來自相應(yīng)地址的數(shù)據(jù)的讀。

圖3示出單端口 RAMl I的寫/讀時(shí)的訪問波形。寫訪問通過芯片使能(chip enable)信號(hào)CEN及寫使能(write enable)信號(hào)WEN被斷言(assert)(即變得有效)而變得有效。在該斷言期間內(nèi)，根據(jù)數(shù)據(jù)信號(hào)D示出的數(shù)據(jù)DATAO和時(shí)鐘信號(hào)CLK同步而被寫入根據(jù)地址信號(hào)A指定的區(qū)域ADDO中。寫使能屏蔽(mask)信號(hào)WEMN是用于以字節(jié)單位屏蔽寫入數(shù)據(jù)的信號(hào)。通過使用寫使能屏蔽信號(hào)WEMN，能夠?qū)⒁呀?jīng)寫入某地址號(hào)碼的頁(yè)面地址的數(shù)據(jù)留下，并且將錯(cuò)誤信息寫入該地址號(hào)碼。另外，通過這樣將錯(cuò)誤信息與頁(yè)面地址和同一地址號(hào)碼建立對(duì)應(yīng)關(guān)系并寫入，具有之后例如CPU40能夠高速地搜索錯(cuò)誤信息的優(yōu)點(diǎn)。讀訪問通過芯片使能信號(hào)CEN及輸出使能(output enable)信號(hào)OEN被斷言而變得有效。在該斷言期間內(nèi)，和時(shí)鐘信號(hào)CLK同步而輸出輸出信號(hào)Q，該輸出信號(hào)Q示出根據(jù)地址信號(hào)A指定的區(qū)域ADDl存儲(chǔ)的數(shù)據(jù)DATAl。數(shù)據(jù)DATAl在指定區(qū)域ADDl的周期的下一個(gè)周期中被輸出。單端口 RAMll將輸出信號(hào)Q作為輸出信號(hào)NFI_Q向閃存接口 30供給。此外，單端口 RAMll經(jīng)由CPU端IF12將輸出信號(hào)Q向CPU40供給。圖4示出從閃速存儲(chǔ)器300橫跨多個(gè)頁(yè)面連續(xù)地讀數(shù)據(jù)時(shí)單端口 RAMll內(nèi)存儲(chǔ)的數(shù)據(jù)。橫跨η (η是2以上的整數(shù))個(gè)頁(yè)面連續(xù)地讀出數(shù)據(jù)時(shí)，根據(jù)來自CPU40的指令，頁(yè)面地址“# 1”、“# 2”、“# 3”、……、“ # η”從地址號(hào)碼“O”開始依次存儲(chǔ)。此外，存儲(chǔ)頁(yè)面地址的地址號(hào)碼中，根據(jù)來自ECC50的指令，也存儲(chǔ)錯(cuò)誤信息。關(guān)于錯(cuò)誤信息的存儲(chǔ)動(dòng)作，之后講述(圖5)。以下參照?qǐng)D5說明在應(yīng)答來自主裝置200的讀請(qǐng)求時(shí)的閃存控制器100的動(dòng)作。首先，例如在主裝置200完成起動(dòng)時(shí)等的任意時(shí)間點(diǎn)，主裝置200對(duì)閃存控制器100發(fā)出第一次讀請(qǐng)求(步驟SI)。讀請(qǐng)求作為用于連續(xù)地讀出多個(gè)頁(yè)面的單一指令(command)而被發(fā)出。主接口 20接收讀請(qǐng)求,將其給予CPU40。CPU40響應(yīng)該讀請(qǐng)求而進(jìn)行頁(yè)面地址設(shè)定(步驟S2)。詳細(xì)而言，CPU40將和該讀請(qǐng)求示出的頁(yè)面數(shù)相當(dāng)?shù)捻?yè)面地址，從RAM塊10內(nèi)的單端口 RAMll的地址號(hào)碼“O”開始依次存儲(chǔ)。此時(shí)，CPU40能夠?qū)嵤┐_認(rèn)讀η個(gè)頁(yè)面的處理、及邏輯頁(yè)面和物理頁(yè)面的轉(zhuǎn)換處理。接下來，CPU40對(duì)閃存接口 30發(fā)出讀出頁(yè)面數(shù)伴隨的連續(xù)讀指令(步驟S3)。閃存接口 30響應(yīng)連續(xù)讀指令，首先讀出單端口 RAMll的地址號(hào)碼“O”存儲(chǔ)的頁(yè)面地址。然后，閃存接口 30將該頁(yè)面地址伴隨的讀命令對(duì)閃速存儲(chǔ)器300發(fā)出，從閃速存儲(chǔ)器300讀和該頁(yè)面地址對(duì)應(yīng)的數(shù)據(jù)(步驟S4)。閃存接口 30將讀數(shù)據(jù)向ECC50轉(zhuǎn)送。ECC50對(duì)該讀數(shù)據(jù)實(shí)施錯(cuò)誤檢測(cè)處理。ECC50在檢測(cè)出錯(cuò)誤時(shí)對(duì)讀數(shù)據(jù)實(shí)施錯(cuò)誤糾正處理，未檢測(cè)出錯(cuò)誤時(shí)不進(jìn)行錯(cuò)誤糾正處理，將讀數(shù)據(jù)向閃存接口 30轉(zhuǎn)送。ECC50在完成I個(gè)頁(yè)面的錯(cuò)誤檢測(cè)、糾正處理時(shí)，將示出該錯(cuò)誤檢測(cè)的結(jié)果的錯(cuò)誤信息存儲(chǔ)于單端口RAMll的地址號(hào)碼“O”(步驟S5)。錯(cuò)誤信息，例如在檢測(cè)出錯(cuò)誤時(shí)為邏輯值“I”，未檢測(cè)出錯(cuò)誤時(shí)為邏輯值“O”。另夕卜、通過使用對(duì)單端口 RAMll的寫使能屏蔽信號(hào)WEMN，能夠?qū)⒁呀?jīng)寫入地址號(hào)碼“O”的頁(yè)面地址的數(shù)據(jù)留下，并且將錯(cuò)誤信息寫入相同地址號(hào)碼“O”。通過該處理將讀出頁(yè)面地址和錯(cuò)誤信息建立對(duì)應(yīng)關(guān)系。閃存接口 30在ECC50進(jìn) 行錯(cuò)誤檢測(cè)糾正處理之后，將讀數(shù)據(jù)向主接口 20轉(zhuǎn)送。主接口 20將該讀數(shù)據(jù)向主裝置200發(fā)送(步驟S6)。閃存接口 30、ECC50、及主接口 20將從步驟S4到S6為止的處理反復(fù)執(zhí)行和讀出對(duì)象頁(yè)面數(shù)相同的次數(shù)。此時(shí)，閃存接口 30接下來讀出對(duì)當(dāng)前讀出地址號(hào)碼的編號(hào)增量I而得到的地址號(hào)碼所存儲(chǔ)的頁(yè)面地址。例如，當(dāng)前讀出地址號(hào)碼為“O”時(shí)，閃存接口 30接下來作為讀出對(duì)象的頁(yè)面地址是將單端口 RAMll的地址號(hào)碼“O”增量I而得到的地址號(hào)碼“I”存儲(chǔ)的頁(yè)面地址。閃存接口 30讀完讀請(qǐng)求示出的全頁(yè)面數(shù)的數(shù)據(jù)后，對(duì)CPU40通知該情況。主裝置200在取得在步驟SI發(fā)出的讀請(qǐng)求示出的全頁(yè)面的讀數(shù)據(jù)之后，對(duì)閃存控制器100發(fā)出第二次讀請(qǐng)求(步驟S7)。CPU40響應(yīng)該請(qǐng)求而對(duì)單端口 RAMl I進(jìn)行訪問，取得和錯(cuò)誤信息建立對(duì)應(yīng)關(guān)系的頁(yè)面地址(步驟S8)。CPU40在完成頁(yè)面地址的取得后和上述步驟S2同樣地進(jìn)行頁(yè)面地址設(shè)定(步驟S9)。在此，CPU40需要在從主裝置200接收讀請(qǐng)求后的既定時(shí)間內(nèi)對(duì)閃存接口 30發(fā)出連續(xù)讀指令。因此，CPU40在設(shè)定最初數(shù)個(gè)頁(yè)面的頁(yè)面地址后，發(fā)出連續(xù)讀指令(步驟S10)，之后設(shè)定剩余頁(yè)面的頁(yè)面地址。閃存接口 30和上述內(nèi)容同樣地，響應(yīng)連續(xù)讀指令而從閃速存儲(chǔ)器300讀數(shù)據(jù)(步驟Sll)。ECC50和上述內(nèi)容同樣地，對(duì)讀數(shù)據(jù)實(shí)施錯(cuò)誤檢測(cè)處理并將示出該錯(cuò)誤檢測(cè)結(jié)果的錯(cuò)誤信息存儲(chǔ)于單端口 RAMll的相應(yīng)地址號(hào)碼(步驟S12)。由于該動(dòng)作，會(huì)發(fā)生用于CPU40進(jìn)行頁(yè)面地址設(shè)定的寫訪問(步驟S9)、和用于ECC50進(jìn)行錯(cuò)誤信息存儲(chǔ)的寫訪問(步驟S12)在單端口 RAMll沖突的情況(圖5的虛線橢圓包圍的部分)。
以下參照?qǐng)D6及圖2說明對(duì)單端口 RAM的寫訪問發(fā)生沖突時(shí)的RAM塊10的動(dòng)作。來自閃存接口 30的RAM控制信號(hào)被供給給多路轉(zhuǎn)換器14的一個(gè)輸入。該RAM控制信號(hào)例如由ECC50生成，經(jīng)由閃存接口 30給予RAM塊10。基于時(shí)鐘信號(hào)CLK的一個(gè)周期中，來自閃存接口 30的NFI_CEN信號(hào)被斷言時(shí)(變?yōu)椤癓 (低)”電平時(shí))，多路轉(zhuǎn)換器14選擇來自閃存接口 30的RAM控制信號(hào)將其向單端口 RAMl I供給。另外，該一個(gè)周期中，來自RAM控制信號(hào)存儲(chǔ)部13的RAM控制信號(hào)不從多路轉(zhuǎn)換器14輸出。S卩，多路轉(zhuǎn)換器14在該一個(gè)周期中，只將來自閃存接口 30的訪問的內(nèi)容向單端口 RAMl I供給。來自CPU40的寫訪問信號(hào)通過CPU端IF12取入。RAM控制信號(hào)存儲(chǔ)部13在從閃存接口 30供給的待機(jī)指令信號(hào)NFI_ACC被斷言時(shí)(變?yōu)椤?H (高)”電平時(shí))，將來自CPU40的寫訪問信號(hào)作為RAM控制信號(hào)而保持。RAM控制信號(hào)存儲(chǔ)部13將RAM控制信號(hào)至少存儲(chǔ)至該一個(gè)周期隨后的下一個(gè)周期為止。例如、RAM控制信號(hào)存儲(chǔ)部13包含觸發(fā)器(未圖示)，將RAM控制信號(hào)存儲(chǔ)于該觸發(fā)器。RAM控制信號(hào)存儲(chǔ)部13將該存儲(chǔ)的RAM控制信號(hào)向多路轉(zhuǎn)換器14的另一個(gè)輸入供給。待機(jī)指令信號(hào)NFI_ACC是閃存接口 30進(jìn)行寫訪問的周期的前一個(gè)周期中被輸入的脈沖信號(hào)。即，待機(jī)指令信號(hào)NFI_ACC在NFI_CEN信號(hào)的斷言之前從閃存接口 30發(fā)出。單端口 RAMl I進(jìn)行和從多路轉(zhuǎn)換器14供給的、來自閃存接口 30的RAM控制信號(hào)對(duì)應(yīng)的處理。單端口 RAMll在該一個(gè)周期時(shí)中將根據(jù)數(shù)據(jù)信號(hào)D示出的數(shù)據(jù)DATAO存儲(chǔ)于根據(jù)地址信號(hào)A示出的區(qū)域ADD0。接下來，該一個(gè)周期隨后的下一個(gè)周期之后，NFI_CEN信號(hào)被否定時(shí)(即變得無效時(shí))，多路轉(zhuǎn)換器14選擇來自RAM控制信號(hào)存儲(chǔ)部13的RAM控制信號(hào)，將其向單端口 RAMl I供給。另外、NFI_CEN信號(hào)變?yōu)椤癏”電平時(shí)為否定狀態(tài)。多路轉(zhuǎn)換器14在該下一個(gè)周期時(shí)，只將來自閃存接口 30的訪問的內(nèi)容向單端口 RAMl I供給。此時(shí)，單端口 RAMll也進(jìn)行和從多路轉(zhuǎn)換器14供給的、來自CPU40的RAM控制信號(hào)對(duì)應(yīng)的處理。單端口 RAM ll在該下一個(gè)周期時(shí)，將根據(jù)數(shù)據(jù)信號(hào)D示出的數(shù)據(jù)DATAl存儲(chǔ)于根據(jù)地址信號(hào)A示出的區(qū)域ADDl。RAM控制信號(hào)存儲(chǔ)部13在該下一個(gè)周期以后，消除該存儲(chǔ)的RAM控制信號(hào)的內(nèi)容。通過該動(dòng)作，來自閃存接口 30的訪問得到優(yōu)先。就是說，按照地址ADDOdiaADDl的順序到達(dá)單端口 RAMll的地址端子A。此外，按照數(shù)據(jù)DATA0、數(shù)據(jù)DATAl的順序到達(dá)單端口 RAMlI的數(shù)據(jù)端子D。這樣，從閃存接口 30及CPU40各自對(duì)單端口 RAMlI進(jìn)行寫訪問而發(fā)生寫訪問的沖突時(shí)，RAM塊10也能夠恰當(dāng)?shù)剡M(jìn)行和這兩個(gè)訪問對(duì)應(yīng)的處理。如上所述，本實(shí)施例的RAM塊10在從閃存接口 30接收到待機(jī)指令信號(hào)NFI_ACC時(shí)，臨時(shí)存儲(chǔ)來自CPU40的寫訪問信號(hào)。然后，響應(yīng)來自外部的選擇指令信號(hào)(NFI_CEN信號(hào))的斷言而選擇該存儲(chǔ)的寫訪問信號(hào)、和來自閃存接口 30的寫訪問信號(hào)之中的后者的寫訪問信號(hào)。將該選擇的寫訪問信號(hào)在時(shí)鐘周期的一個(gè)周期中向單端口 RAMll供給，進(jìn)而在該一個(gè)周期隨后的下一個(gè)周期之后將該存儲(chǔ)的寫訪問信號(hào)(即來自CPU40的寫訪問信號(hào))向單端口 RAMll供給。通過該動(dòng)作，根據(jù)本實(shí)施例的RAM塊10，即使在對(duì)單端口 RAMl I的訪問發(fā)生沖突的情況下，也能將兩個(gè)訪問作為有效的請(qǐng)求應(yīng)答。上述實(shí)施例是在數(shù)據(jù)DATAO隨后的周期中從多路轉(zhuǎn)換器14輸出數(shù)據(jù)DATAl時(shí)的例子，但并不局限于此。例如、也能夠考慮到在數(shù)據(jù)DATAO的多個(gè)周期后輸出數(shù)據(jù)DATA1。地址ADDO及ADDl也同樣。上述實(shí)施例是寫訪問沖突時(shí)的例子，但在讀訪問沖突時(shí)也能夠通過同樣的動(dòng)作，獲得同樣的效果。此外，上述實(shí)施例是將單端口 RAM作為訪問對(duì)象時(shí)的例子，但是雙重端口 RAM時(shí)也能夠獲得同樣的效果。單端口 RAM和雙重端口 RAM相比較只需1/2的面積即可，所以單端口 RAM在安裝方面有利。符號(hào)說明
10 RAM存儲(chǔ)裝置(RAM塊)；11單端口 RAM; 12 CPU端IF; 13 RAM控制信號(hào)存儲(chǔ)部；14多路轉(zhuǎn)換器(選擇部);15閃存端IF;20主接口 ；30閃存接口 ；40 CPU ;50 ECC ;60內(nèi)部總線；100存儲(chǔ)器控制裝置(閃存控制器)；200主裝置；300半導(dǎo)體存儲(chǔ)裝置(閃速存儲(chǔ)器)。
權(quán)利要求
1.一種RAM存儲(chǔ)裝置，包含各自對(duì)含有寫入或讀出的控制信號(hào)及信息數(shù)據(jù)的訪問進(jìn)行中繼的2個(gè)接口，以及響應(yīng)經(jīng)由所述接口的所述訪問，和時(shí)鐘信號(hào)同步進(jìn)行所述信息數(shù)據(jù)的寫入或讀出的RAM，其特征在于，包含 選擇部，執(zhí)行選擇供給動(dòng)作，該選擇供給動(dòng)作是響應(yīng)所述控制信號(hào)，在以所述時(shí)鐘信號(hào)決定的一個(gè)周期內(nèi)，將到達(dá)所述接口中的一個(gè)的所述訪問向所述RAM供給；以及 存儲(chǔ)部，執(zhí)行存儲(chǔ)動(dòng)作，該存儲(chǔ)動(dòng)作是響應(yīng)所述控制信號(hào)，將到達(dá)所述接口中的另一個(gè)的訪問至少存儲(chǔ)至所述一個(gè)周期隨后的下一個(gè)周期為止， 所述選擇部，在所述下一個(gè)周期之后，將所述存儲(chǔ)部存儲(chǔ)的訪問向所述RAM供給。
2.如權(quán)利要求1所述的RAM存儲(chǔ)裝置，其特征在于 所述控制信號(hào)包含選擇指令信號(hào)和待機(jī)指令信號(hào)， 所述選擇部響應(yīng)所述選擇指令信號(hào)而執(zhí)行所述選擇供給動(dòng)作，所述存儲(chǔ)部響應(yīng)所述待機(jī)指令信號(hào)而執(zhí)行所述存儲(chǔ)動(dòng)作。
3.如權(quán)利要求1或2所述的RAM存儲(chǔ)裝置，其特征在于 所述RAM為單端口 RAM。
4.如權(quán)利要求1至3的任意一項(xiàng)所述的RAM存儲(chǔ)裝置，其特征在于 所述信息數(shù)據(jù)包含閃速存儲(chǔ)器的頁(yè)面地址以及和所述閃速存儲(chǔ)器的存儲(chǔ)數(shù)據(jù)相關(guān)的錯(cuò)誤信息。
5.如權(quán)利要求1至4的任意一項(xiàng)所述的RAM存儲(chǔ)裝置，其特征在于 被包含于控制半導(dǎo)體存儲(chǔ)裝置的存儲(chǔ)器控制裝置， 所述訪問，和所述半導(dǎo)體存儲(chǔ)裝置的控制關(guān)聯(lián)而從所述存儲(chǔ)器控制裝置供給。
全文摘要
提供即使在發(fā)生對(duì)RAM的訪問沖突的情況下，也能夠?qū)蓚€(gè)訪問作為有效的請(qǐng)求應(yīng)答的RAM存儲(chǔ)裝置。包含選擇部，響應(yīng)控制信號(hào)，在以時(shí)鐘信號(hào)決定的一個(gè)周期內(nèi)，將到達(dá)2個(gè)接口之中的一個(gè)的訪問向RAM供給；存儲(chǔ)部，響應(yīng)該控制信號(hào)，將到達(dá)該接口之中的另一個(gè)的訪問至少存儲(chǔ)至該一個(gè)周期隨后的下一個(gè)周期為止。該選擇部在該下一個(gè)周期之后，將該存儲(chǔ)部存儲(chǔ)的訪問向該RAM供給。
文檔編號(hào)G06F12/06GK103064802SQ201210399530
公開日2013年4月24日 申請(qǐng)日期2012年10月19日 優(yōu)先權(quán)日2011年10月21日
發(fā)明者前田智行 申請(qǐng)人:拉碧斯半導(dǎo)體株式會(huì)社