一種基于陣列處理器的多地址數(shù)據(jù)排列方法及裝置制造方法
【專利摘要】本發(fā)明公開了一種基于陣列處理器的多地址數(shù)據(jù)排列方法及裝置，所述方法包括：將LTE?PUSCH符號級鏈路處理劃分成五個操作過程kernel，以分別完成快速傅立葉變換FFT、信道估計CHE、最小均方差MMSE、離散傅立葉逆變換IDFT以及解調(diào)制LLR；在執(zhí)行完FFT的操作過程后，通過內(nèi)部交換網(wǎng)對以緊湊方式存儲在L1D緩存之中的資源塊RB數(shù)據(jù)按照之后各個kernel的不同輸入排列需求進行緊湊排序。本發(fā)明可自適應各種不同的排序情況，并且通過對實際排序情況進行歸納提煉，整理出各種情況下的排序策略選擇，設(shè)計出優(yōu)化的取數(shù)方式、循環(huán)移位方式以及掩碼策略，從而對在陣列處理器中實現(xiàn)RB數(shù)據(jù)流排序進行了優(yōu)化。
【專利說明】—種基于陣列處理器的多地址數(shù)據(jù)排列方法及裝置【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及通信【技術(shù)領(lǐng)域】,具體而言,涉及LTE (Long Term Evolution,長期演進)符號級鏈路中資源塊RB數(shù)據(jù)在陣列處理器中的多地址數(shù)據(jù)排列方法及裝置。
【背景技術(shù)】
[0002]在陣列處理器中處理LTE符號級鏈路時，各個操作過程kernel對于RB數(shù)據(jù)的處理往往需要將RB數(shù)據(jù)按照不同的分組方式輸入，如按單輸入多輸出SMO/多輸入多輸出MIMO方式輸入、按相同RB數(shù)的UE (User Equipment,終端)方式輸入以及按調(diào)制方式輸入等，由此，之于這樣的數(shù)據(jù)輸入需求，不可避免地需要在各操作過程kernel間對RB數(shù)據(jù)進行重新排序，目前采用的方法為:在符號級鏈路上的各內(nèi)核kernel間加入多個排序操作單元，而在實際應用當中，這些排序操作單元的引入對符號級鏈路的時延影響非常大。
[0003]在陣列處理器中，符號級鏈路的所有操作均由陣列處理器完成，為減少陣列處理器與數(shù)據(jù)緩存L2D存儲單元間的交互頻率，現(xiàn)有技術(shù)還實現(xiàn)了一種在符號級鏈路操作過程中，數(shù)據(jù)流僅在陣列處理器內(nèi)部循環(huán)流動，相應的數(shù)據(jù)排序操作也由陣列處理器內(nèi)部完成的數(shù)據(jù)排序處理方法。這時，RB數(shù)據(jù)在數(shù)據(jù)緩存LlD緩存中呈現(xiàn)緊耦合形式，而對于其中RB數(shù)據(jù)的分離以及排序方法，其數(shù)據(jù)排序效率仍較低，因此如何在RB數(shù)據(jù)在LlD緩存中呈現(xiàn)緊耦合的情勢下，提供一種優(yōu)化的RB數(shù)據(jù)排序方法便成為了目前亟需解決的一個問題。
【發(fā)明內(nèi)容】
[0004]本發(fā)明的發(fā)明人通過研究發(fā)現(xiàn)，基于上述的情形，根據(jù)符號級鏈路各個處理部分不同的排序需求，在合 適的時機對RB數(shù)據(jù)統(tǒng)一進行排序操作，可以為后續(xù)操作提供便利，并減少符號級鏈路RB數(shù)據(jù)的排序時延。
[0005]鑒于此，本發(fā)明提供了一種基于陣列處理器的多地址數(shù)據(jù)排列方法及裝置，其可采用同一套排序方法，自適應各種不同的排序情況，并且通過對實際排序情況進行歸納提煉，整理出各種情況下的排序策略選擇，設(shè)計出優(yōu)化的取數(shù)方式、循環(huán)移位方式以及掩碼策略，從而對在陣列處理器中實現(xiàn)RB數(shù)據(jù)流排序進行了優(yōu)化。
[0006]為了達到上述目的，本發(fā)明采用以下技術(shù)方案實現(xiàn):
[0007]一種基于陣列處理器的多地址數(shù)據(jù)排列方法，包括:
[0008]將符號級鏈路處理劃分成五個操作過程kernel，以分別完成快速傅立葉變換FFT、信道估計CHE、最小均方差MMSE、離散傅立葉逆變換IDFT以及解調(diào)制LLR ；
[0009]在執(zhí)行完FFT的操作過程后，通過內(nèi)部交換網(wǎng)對以緊湊方式存儲在LlD緩存之中的資源塊RB數(shù)據(jù)按照之后各個操作過程kernel的不同輸入需求進行緊湊排序。
[0010]優(yōu)選地，所述基于陣列處理器的多地址數(shù)據(jù)排列方法具體包括如下步驟:
[0011]A、有效UE數(shù)據(jù)到來時,獲取其起始位置信息以及長度信息；
[0012]B、對取到的UE數(shù)據(jù)進行全體循環(huán)移位，并使得移位后的起始位置對應至需要銜接的RB結(jié)束位置；[0013]C、將分別來自不同UE的銜接行的UE數(shù)據(jù)通過掩碼的方式合并，其余行的數(shù)據(jù)緊接寫入，以實現(xiàn)緊湊對接。
[0014]優(yōu)選地，在執(zhí)行步驟C之后，所述基于陣列處理器的多地址數(shù)據(jù)排列方法還包括:
[0015]D、對取到的不同長度的UE數(shù)據(jù)分別按基2方式劃分為包括至少一個RB的基本操作單元，并在每次取到有效UE數(shù)據(jù)后，重復步驟A至步驟C。
[0016]優(yōu)選地，在所述步驟D中，對取到的不同長度的UE數(shù)據(jù)分別按基2方式劃分為包括一個或兩個RB的基本操作單元。
[0017]優(yōu)選地，在所述步驟C中，將臨時輸出數(shù)據(jù)暫存于輸出緩沖器。
[0018]一種基于陣列處理器的多地址數(shù)據(jù)排列裝置，包括:
[0019]劃分單元，用于將符號級鏈路處理劃分成五個操作過程kernel，以分別完成快速傅立葉變換FFT、信道估計CHE、最小均方差MMSE、離散傅立葉逆變換IDFT以及解調(diào)制LLR ；
[0020]處理單元，用于在用以執(zhí)行完FFT操作過程后，通過內(nèi)部交換網(wǎng)對以緊湊方式存儲在LlD緩存之中的資源塊RB數(shù)據(jù)按照之后各個操作過程kernel的不同輸入需求及排序需求進行緊湊排序。
[0021]優(yōu)選地，其相應的用于實現(xiàn)多地址數(shù)據(jù)排列的方法包括如下步驟:
[0022]( I)有效UE數(shù)據(jù)到來時,獲取其起始位置信息以及長度信息；
[0023](2)對取到的UE數(shù)據(jù)進行全體循環(huán)移位，并使得移位后的起始位置對應至需要銜接的RB結(jié)束位置；
[0024](3)將分別來自不同UE的銜接行的UE數(shù)據(jù)通過掩碼的方式合并，其余行的數(shù)據(jù)緊接寫入，以實現(xiàn)緊湊對接。
[0025]優(yōu)選地，在執(zhí)行步驟(3)之后，與所述基于陣列處理器的多地址數(shù)據(jù)排列裝置相應的用于實現(xiàn)多地址數(shù)據(jù)排列的方法還包括:
[0026](4)對取到的不同長度的UE數(shù)據(jù)分別按基2方式劃分為包括至少一個RB的基本操作單元，并在每次取到有效UE數(shù)據(jù)后，重復步驟(I)至步驟(3 )。
[0027]優(yōu)選地，在所述步驟(4)中，對取到的不同長度的UE數(shù)據(jù)分別按基2方式劃分為包括一個或兩個RB的基本操作單元。
[0028]優(yōu)選地，與所述基于陣列處理器的多地址數(shù)據(jù)排列裝置相應的用于實現(xiàn)多地址數(shù)據(jù)排列的方法還包括:
[0029]輸出緩沖器，用于暫存處理單元輸出的臨時輸出數(shù)據(jù)。
[0030]通過上述本發(fā)明的技術(shù)方案可以看出，本發(fā)明通過對不同長度的UE，均按照基2方式將其劃分為2個或I個RB的基本操作單元，對其進行排序操作，能夠使排序算法規(guī)整統(tǒng)一。以及，通過對實際排序情況進行歸納提煉，整理出各種情況下的排序策略選擇，設(shè)計出優(yōu)化的取數(shù)方式、循環(huán)移位方式以及掩碼策略，可以為后續(xù)操作提供便利性，減少鏈路排序時延。
【專利附圖】
【附圖說明】
[0031]圖1是本發(fā)明是實體中的陣列處理器結(jié)構(gòu)示意圖。
[0032]圖2是本發(fā)明實施例中的32維陣列處理器數(shù)據(jù)緩存結(jié)構(gòu)示意圖。
[0033]圖3是本發(fā)明實施例中的排序調(diào)度機制流程示意圖。[0034]圖4是本發(fā)明實施例中的排序過程中實例流程示意圖。
[0035]圖5是本發(fā)明實施例中的取數(shù)、循環(huán)移位方式及掩碼策略定義示意圖。
[0036]本發(fā)明目的的實現(xiàn)、功能特點及優(yōu)異效果，下面將結(jié)合具體實施例以及附圖做進一步的說明。
【具體實施方式】
[0037]下面結(jié)合附圖和具體實施例對本發(fā)明所述技術(shù)方案作進一步的詳細描述，以使本領(lǐng)域的技術(shù)人員可以更好的理解本發(fā)明并能予以實施，但所舉實施例不作為對本發(fā)明的限定。
[0038]本發(fā)明實施例提供了一種基于陣列處理器的多地址數(shù)據(jù)排列方法，包括:
[0039]S10、將符號級鏈路處理劃分成五個操作過程kernel，以分別完成快速傅立葉變換FFT、信道估計CHE、最小均方差MMSE、離散傅立葉逆變換IDFT以及解調(diào)制LLR ；
[0040]S11、在用以執(zhí)行完FFT操作過程后，通過內(nèi)部交換網(wǎng)對以緊湊方式存儲在LlD緩存之中的資源塊RB數(shù)據(jù)按照之后各個kernel的不同輸入需求及排序需求進行緊湊排序。
[0041]更為優(yōu)選地，所述基于陣列處理器的多地址數(shù)據(jù)排列方法具體包括如下步驟:
[0042]S20、有效UE數(shù)據(jù)到來時,獲取其起始位置信息以及長度信息；
[0043]S21、對取到的UE數(shù)據(jù)進行全體循環(huán)移位，并使得移位后的起始位置對應至需要銜接的RB結(jié)束位置；
[0044]S22、將分別來自不同UE的銜接行的UE數(shù)據(jù)通過掩碼的方式合并，其余行的數(shù)據(jù)緊接寫入，以實現(xiàn)緊湊對接。
[0045]優(yōu)選實施方式下，在執(zhí)行步驟S22之后，所述基于陣列處理器的多地址數(shù)據(jù)排列方法還包括:
[0046]S23、對取到的不同長度的UE數(shù)據(jù)分別按基2方式劃分為包括至少一個RB的基本操作單元，并在每次取到有效UE數(shù)據(jù)后，重復步驟S20至步驟S22。
[0047]例如，具體地，在所述步驟S23中，對取到的不同長度的UE數(shù)據(jù)分別按基2方式劃分為包括一個或兩個RB的基本操作單元。
[0048]具體地，在所述步驟S22中，將臨時輸出數(shù)據(jù)暫存于輸出緩沖器。
[0049]本發(fā)明實施例還提供了一種基于陣列處理器的多地址數(shù)據(jù)排列裝置，包括:
[0050]劃分單元，用于將符號級鏈路處理劃分成五個內(nèi)核kernel，以分別完成快速傅立葉變換FFT、信道估計CHE、最小均方差MMSE、離散傅立葉逆變換IDFT以及解調(diào)制LLR ；
[0051]處理單元，用于在用以執(zhí)行完FFT的操作過程后，通過內(nèi)部交換網(wǎng)對以緊湊方式存儲在LlD緩存之中的資源塊RB數(shù)據(jù)按照之后各個kernel的不同輸入需求及排序需求進行緊湊排序。
[0052]其相應的用于實現(xiàn)多地址數(shù)據(jù)排列的方法包括如下步驟:
[0053]( I)有效UE數(shù)據(jù)到來時,獲取其起始位置信息以及長度信息；
[0054](2)對取到的UE數(shù)據(jù)進行全體循環(huán)移位，并使得移位后的起始位置對應至需要銜接的RB結(jié)束位置；
[0055](3)將分別來自不同UE的銜接行的UE數(shù)據(jù)通過掩碼的方式合并，其余行的數(shù)據(jù)緊接寫入，以實現(xiàn)緊湊對接。[0056]優(yōu)選實施方式下，在執(zhí)行步驟(3)之后，與所述基于陣列處理器的多地址數(shù)據(jù)排列裝置相應的用于實現(xiàn)多地址數(shù)據(jù)排列的方法還包括:
[0057](4)對取到的不同長度的UE數(shù)據(jù)分別按基2方式劃分為包括至少一個RB的基本操作單元，并在每次取到有效UE數(shù)據(jù)后，重復步驟(I)至步驟(3 )。
[0058]例如具體地，在所述步驟(4)中，對取到的不同長度的UE數(shù)據(jù)分別按基2方式劃分為包括一個或兩個RB的基本操作單元。
[0059]除此之外，一種更為優(yōu)選的實施方式下，與所述基于陣列處理器的多地址數(shù)據(jù)排列裝置相應的用于實現(xiàn)多地址數(shù)據(jù)排列的方法還包括:
[0060]輸出緩沖器，用于暫存處理單元輸出的臨時輸出數(shù)據(jù)。
[0061]在本發(fā)明實施例中，所述的基于陣列處理器的多地址數(shù)據(jù)排列裝置基于LTE協(xié)議下定制的陣列處理器而實現(xiàn)，但具體描述的方法同樣適用于其他陣列處理器的情況，以此可顯著的提高鏈路排序效率，簡化各種情況下的排序調(diào)度算法。
[0062]在本實施例中，所述陣列處理器結(jié)構(gòu)簡圖如圖1所示，其包括控制單元、緩存單元、內(nèi)部交換網(wǎng)和陣列計算單元。
[0063]本實施例中，其將F1USCH (physical uplink shared channel,物理上行鏈路共享信道)鏈路符號級處理劃分成五個操作過程kernel,分別完成FFT (Fast FourierTransform，快速傅立葉變換)、CHE (信道估計)、麗SE (最小均方差)、IDFT (離散傅立葉逆變換)和LLR (解調(diào)制)。并根據(jù)各個內(nèi)核kernel不同的排序需求，在FFT kernel操作完成后，通過內(nèi)部交換網(wǎng)對RB數(shù)據(jù)按照之后各個kernel不同的輸入需求(例如:SM0/MM0、IDFT點數(shù)、QPSK/16QAM/64QAM)進行緊湊排序，為后續(xù)操作提供便利性，并減少處理時延。
[0064]在PUSCH鏈路中，在FFT操作完成后，各個RB按照緊湊方式存儲在LlD緩存中，如圖2所示，設(shè)陣列處理器維度為32，每個RB有12個子載波，則每8個RB可分為一組，占用3行地址空間，每組排列情況近似，100個RB共占用38行地址空間。
[0065]在本實施例中，參考圖2，可以觀察到，一個UE的RB起始位置共有8種情況，由于UE包含的RB個數(shù)并不固定，從I至100不等，因此UE結(jié)束位置也有8種情況。實現(xiàn)按需求緊湊排序，其目的就是將UE重新排序，緊湊連接。
[0066]在本實施例中，本文對取數(shù)方式定義為data_pattern,循環(huán)移位方式定義為shuff le_pattern,mask_pattern0
[0067]從而本實施例提供的基于陣列處理器的多地址數(shù)據(jù)排列裝置共需要執(zhí)行以下四個步驟以完成多地址數(shù)據(jù)的排序，具體過程如下:
[0068]第一步，對于8種起始位置(如圖2所示)，長度為N個RB的UE數(shù)據(jù)，按照6種情況(如圖5所示)分多次選取，每次取到32個數(shù)；
[0069]第二步，對于取到的數(shù)據(jù)，將其全體循環(huán)移位，移位分8種情況，使其移位后的起始位置對應到需要緊接的RB結(jié)束位置；
[0070]第三步，將分別來自兩個UE的銜接行的數(shù)據(jù)通過掩碼的方式合并，其余行緊接寫入，實現(xiàn)緊湊對接；
[0071]第四步，一個UE可能占用多個RB，按基2形式劃分為基本操作單元，對于每次取到的數(shù)據(jù)，都按上述流程進行操作。
[0072]下面結(jié)合附圖4，以兩個UE (UE0以及UEl)緊湊排序為例，對本發(fā)明進行更為詳細的說明。
[0073]本發(fā)明實施例提供的基于陣列處理器的多地址數(shù)據(jù)排列裝置的實施步驟如下:
[0074]第一步,起始狀態(tài)時,UEO位于LlD緩存的m行,起始列位置為O,長度為兩個RB,即占用24列地址空間;UE1位于LlD緩存的η行，列起始位置為12，長度為三個RB，占用到兩行地址范圍。
[0075]如圖3所示，先將需要排序的UE按基2方式劃分為兩個或一個RB的基本操作單元，本實施例中UEO僅有兩個RB，即采用兩個RB作為基本操作單元。
[0076]接下來通過判斷每一次基本操作單元的起始列位置及上一次操作的結(jié)束列位置，選取相應的取數(shù)、移位方式及掩碼策略。如圖5所示，其對取數(shù)、循環(huán)移位方式及掩碼策略進行了定義。
[0077]本實施例中,UEO起始列位置為O,初始上一次結(jié)束列位置為O,采用取數(shù)方式datapattern O,移位方式shuffIe pattern O以及掩碼策略mask pattern 10,得到的結(jié)果UEO(data pattern O, shuffle pattern 0)* mask pattern 10 存于計算單兀的輸出緩存中，等待與第二次操作的結(jié)果相加后輸出至目標地址k行，同時記錄第一次操作對應的結(jié)束列位置為24。
[0078]第二步，對于UE1，先將其按基2進行劃分，得到兩個基本操作單元，分別是2RB和1RB。對于2RB，其起始列位置是12，此時第一步操作的結(jié)束列位置為24，由此可判斷其取數(shù)、循環(huán)移位方式及掩碼策略為data pattern 2、shuffle pattern 3、mask pattern11，同時判斷出本次操作結(jié)束列地址為16以及本UE下次操作的起始列地址為4。由此取得的數(shù)據(jù)與第一次操作在輸出緩存中的結(jié)果相加，得到UEO (data pattern O, shufflepattern 0) * mask pattern 10 + UEl 第一(data pattern 2, shuffle pattern 3) *mask pattern 11，將其放置到目標地址k行。同時將UEl第一行(data pattern 2, shufflepattern 3)的結(jié)果存于計算單元的輸出緩存等待與下一次操作的結(jié)果相加，記錄本次操作對應的結(jié)束列位置為16。
[0079]第三步,對于UEl的IRB基本操作單元,其起始列地址為4,上次操作結(jié)束列地址為16,由此得出本次操作的取數(shù)、循環(huán)移位方式及掩碼策略為data pattern O、shufflepattern 3、mask pattern 11。得到的結(jié)果與在輸出緩存中的數(shù)據(jù)相加,得到UEl第一行(data pattern 2, shuffle pattern 3)氺 mask pattern 10 + UEl 第二行(data pattern
0,shuffle pattern 3)* mask pattern 11，其結(jié)果放于 k+1 行。
[0080]由此，便完成了 UEO與UEl的緊湊排序，其它UE的排序情況與上述實施步驟相同，采用統(tǒng)一的算法調(diào)度機制，并且對各種基本操作單元的排序情況進行了總結(jié)歸納，如表1、表2所述，其中，表1、表2為各種排序情況下的取數(shù)、循環(huán)移位及掩碼策略選擇。
[0081]所述表中，橫坐標為基本操作單元(2RB或1RB)的列起始位置,縱坐標為上一次操作的列結(jié)束位置。如表中所述，為優(yōu)化時延，有些情況下需要一次操作，有些則需要乘及乘累加兩次操作，另外:
[0082]103:1_(301_3(1(11'表示上一次操作的結(jié)束列位置(0，4，8，12，16, 20, 24, 28)；
[0083]fca:f_col_addr 表示本次操作 RB 數(shù)據(jù)的起始列位置(0，4，8，12，16，20, 24，28)；
[0084]dp: data_pattern 表示取數(shù)方式(0，I, 2, 3, 4, 5)；
[0085]sp: shuff le_pattern 表示循環(huán)移位方式(0，I, 2, 3, 4, 5, 6, 7)；[0086]mp :mask_pattern 表不掩碼策略（0?17)；
[0087]da: dst_addr表示操作的目的行地址；
[0088]sa: src_addr表示操作的源行地址。
[0089]表1、2RB時的取數(shù)、移位及掩碼策略歸納表
[0090]
【權(quán)利要求】
1.一種基于陣列處理器的多地址數(shù)據(jù)排列方法，其特征在于，包括: 將符號級鏈路處理劃分成五個操作過程kernel，以分別完成快速傅立葉變換FFTjf道估計CHE、最小均方差MMSE、離散傅立葉逆變換IDFT以及解調(diào)制LLR ； 在執(zhí)行完FFT的操作過程后，通過內(nèi)部交換網(wǎng)對以緊湊方式存儲在LlD緩存之中的資源塊RB數(shù)據(jù)按照之后各個kernel的不同輸入排序需求進行緊湊排序。
2.如權(quán)利要求1所述的基于陣列處理器的多地址數(shù)據(jù)排列方法，其特征在于，具體操作步驟包括: A、有效用戶設(shè)備UE數(shù)據(jù)到來時，獲取其起始位置信息以及長度信息； B、對取到的UE數(shù)據(jù)進行全體循環(huán)移位，并使得移位后的起始位置對應至需要銜接的RB結(jié)束位置； C、將分別來自不同UE的銜接行的UE數(shù)據(jù)通過掩碼的方式合并，其余行的數(shù)據(jù)緊接寫入，以實現(xiàn)緊湊對接。
3.如權(quán)利要求2所述的基于陣列處理器的多地址數(shù)據(jù)排列方法，其特征在于，在執(zhí)行步驟C之后,還包括: D、對取到的不同長度的UE數(shù)據(jù)分別按基2方式劃分為包括至少一個RB的基本操作單元，并在每次取到有效UE數(shù)據(jù)后，重復步驟A至步驟C。
4.如權(quán)利要求3所述的基于陣列處理器的多地址數(shù)據(jù)排列方法，其特征在于，在所述步驟D中，對取到的不同長度的UE數(shù)據(jù)分別按基2方式劃分為包括一個或兩個RB的基本操作單元。
5.如權(quán)利要求3所述的基于陣列處理器的多地址數(shù)據(jù)排列方法，其特征在于，在所述步驟C中，將臨時輸出數(shù)據(jù)暫存于輸出緩沖器。
6.一種基于陣列處理器的多地址數(shù)據(jù)排列裝置，其特征在于，包括: 劃分單元，用于將符號級鏈路處理劃分成五個操作過程kernel，以分別完成快速傅立葉變換FFT、信道估計CHE、最小均方差MMSE、離散傅立葉逆變換IDFT以及解調(diào)制LLR ； 處理單元，用于在執(zhí)行完FFT的操作過程后，通過內(nèi)部交換網(wǎng)對以緊湊方式存儲在LlD緩存之中的資源塊RB數(shù)據(jù)按照之后各個kernel的不同輸入需求進行緊湊排序。
7.如權(quán)利要求6所述的基于陣列處理器的多地址數(shù)據(jù)排列裝置，其特征在于，其相應的用于實現(xiàn)多地址數(shù)據(jù)排列的方法包括如下步驟: (1)有效UE數(shù)據(jù)到來時,獲取其起始位置信息以及長度信息； (2)對取到的UE數(shù)據(jù)進行全體循環(huán)移位，并使得移位后的起始位置對應至需要銜接的RB結(jié)束位置； (3)將分別來自不同UE的銜接行的UE數(shù)據(jù)通過掩碼的方式合并，其余行的數(shù)據(jù)緊接寫入，以實現(xiàn)緊湊對接。
8.如權(quán)利要求7所述的基于陣列處理器的多地址數(shù)據(jù)排列裝置，其特征在于，在執(zhí)行步驟(3)之后，還包括: (4)對取到的不同長度的UE數(shù)據(jù)分別按基2方式劃分為包括至少一個RB的基本操作單元，并在每次取到有效UE數(shù)據(jù)后，重復步驟(1)至步驟(3 )。
9.如權(quán)利要求7所述的基于陣列處理器的多地址數(shù)據(jù)排列裝置，其特征在于，在所述步驟(4)中，對取到的不同長度的UE數(shù)據(jù)分別按基2方式劃分為包括一個或兩個RB的基本操作單元。
10.如權(quán)利要求6所述的基于陣列處理器的多地址數(shù)據(jù)排列裝置，其特征在于，還包括: 輸出緩沖器，用于暫存處理單元輸出的臨時輸出數(shù)據(jù)。
【文檔編號】G06F7/76GK103777919SQ201210397901
【公開日】2014年5月7日 申請日期:2012年10月18日 優(yōu)先權(quán)日:2012年10月18日
【發(fā)明者】李原, 沈承科, 楊健 申請人:中興通訊股份有限公司