本發(fā)明涉及信息處理裝置、圖像形成裝置以及信息處理方法。

背景技術：
日本特開第2004-78043號公報（專利文獻1）公開了這樣一種技術，其中在圖像形成裝置的I/O控制單元中設置非易失性存儲器，并且當圖像形成裝置斷電時，將保持針對I/O控制單元的功能模塊的數(shù)據(jù)的寄存器組的值復制至非易失性存儲器。

技術實現(xiàn)要素：
本發(fā)明的目的是提供當使用非易失性存儲器作為存儲“程序的數(shù)據(jù)和執(zhí)行程序所產(chǎn)生的工作數(shù)據(jù)”的存儲器時能夠從非易失性存儲器執(zhí)行啟動處理的技術。根據(jù)本發(fā)明的第一方面，提供了一種信息處理裝置，該信息處理裝置包括：執(zhí)行單元，該執(zhí)行單元執(zhí)行程序；主存儲單元，該主存儲單元包括可讀寫的第一非易失性存儲器，該第一非易失性存儲器即使在沒有電力供應時也能夠保持所存儲的信息，并且該主存儲單元設置有存儲由所述執(zhí)行單元執(zhí)行的所述程序的第一存儲區(qū)域和存儲所述執(zhí)行單元執(zhí)行所述程序所產(chǎn)生的數(shù)據(jù)的第二存儲區(qū)域；連接單元，該連接單元連接所述執(zhí)行單元與所述主存儲單元；以及條件存儲單元，該條件存儲單元包括可讀寫的第二非易失性存儲器，該第二非易失性存儲器即使在沒有電力供應時也能夠保持所存儲的信息，并且該條件存儲單元存儲所述連接單元設置的、在所述執(zhí)行單元與所述主存儲單元之間收發(fā)所述程序和所述數(shù)據(jù)的設置條件。根據(jù)本發(fā)明的第二方面，根據(jù)所述第一方面的信息處理裝置可以進一步包括設置單元，該設置單元在所述連接單元連接所述執(zhí)行單元和所述主存儲單元之前，設置用于在所述連接單元與所述主存儲單元之間進行通信的通信條件，作為所述設置條件，其中所述條件存儲單元可存儲所述所述設置單元設置的所述通信條件作為所述設置條件。根據(jù)本發(fā)明的第三方面，在根據(jù)所述第一或第二方面的信息處理裝置中，所述主存儲單元可進一步包括可讀寫的易失性存儲器，所述易失性存儲器在沒有電力供應時不能保持所存儲的信息，并且所述易失性存儲器可以設置有第二存儲區(qū)域。根據(jù)本發(fā)明的第四方面，在根據(jù)所述第一至第三方面中的任一方面的信息處理裝置中，所述主存儲單元的所述第一非易失性存儲器可以是MRAM、FeRAM、PRAM、以及ReRAM中的任一種。根據(jù)本發(fā)明的第五方面，提供了一種圖像形成裝置，該圖像形成裝置包括：圖像形成單元，該圖像形成單元在記錄材料上形成圖像；和控制單元，該控制單元控制所述圖像形成單元的操作，其中所述控制單元包括：執(zhí)行單元，該執(zhí)行單元執(zhí)行用于控制所述圖像形成單元的程序；主存儲單元，該主存儲單元包括可讀寫的第一非易失性存儲器，所述第一非易失性存儲器即使在沒有電力供應時也能夠保持所存儲的信息，并且所述主存儲單元設置有存儲所述執(zhí)行單元執(zhí)行的所述程序的第一存儲區(qū)域和存儲所述執(zhí)行單元執(zhí)行所述程序所產(chǎn)生的數(shù)據(jù)的第二存儲區(qū)域；連接單元，該連接單元連接所述執(zhí)行單元與所述主存儲單元；以及條件存儲單元，該條件存儲單元包括可讀寫的第二非易失性存儲器，所述第二非易失性存儲器即使在沒有電力供應時也能夠保持所存儲的信息，并且所述條件存儲單元存儲所述連接單元設置的、在所述執(zhí)行單元與所述主存儲單元之間收發(fā)所述程序和所述數(shù)據(jù)的條件。根據(jù)本發(fā)明的第六方面，提供了一種信息處理方法，該信息處理方法包括以下步驟：執(zhí)行程序；在可讀寫的第一非易失性存儲器中設置存儲所述程序的第一存儲區(qū)域和存儲通過執(zhí)行所述程序而產(chǎn)生的數(shù)據(jù)的第二存儲區(qū)域，該第一非易失性存儲器即使在沒有電力供應時也能夠保持所存儲的信息；將計算機連接至所述第一非易失性存儲器；以及在可讀寫的第二非易失性存儲器中存儲設置的與所述第一非易失性存儲器收發(fā)所述程序和所述數(shù)據(jù)的設置條件，該第二非易失性存儲器即使在沒有電力供應時也能夠保持所存儲的信息。根據(jù)本發(fā)明的第七方面，根據(jù)第六方面的信息處理方法可進一步包括：在連接至所述第一非易失性存儲器之前，設置用于與所述第一非易失性存儲器進行通信的通信條件作為所述設置條件，其中在存儲所述設置條件的步驟中，可以將所述通信條件作為所述設置條件存儲在第二非易失性存儲器中。根據(jù)本發(fā)明的第一方面，與未使用此結構的情況相比，可以在使用非易失性存儲 器作為存儲“程序的數(shù)據(jù)和執(zhí)行所述程序所產(chǎn)生的工作數(shù)據(jù)”的存儲器的情況下，從非易失性存儲器執(zhí)行啟動處理。根據(jù)本發(fā)明的第二方面，與未使用此結構的情況相比，可以在更適合的條件下收發(fā)數(shù)據(jù)。根據(jù)本發(fā)明的第三方面，與未使用此結構的情況相比，可以在防止成本增加的同時，增加第二存儲區(qū)域的存儲容量。根據(jù)本發(fā)明的第四方面，與使用EEPROM或閃速存儲器作為所述非易失性存儲器的情況相比，可以以更高速度從所述非易失性存儲器收發(fā)數(shù)據(jù)。根據(jù)本發(fā)明的第五方面，與未使用此結構的情況相比，可以在使用非易失性存儲器作為存儲“程序的數(shù)據(jù)和執(zhí)行所述程序所產(chǎn)生的工作數(shù)據(jù)”的存儲器的情況下，從非易失性存儲器執(zhí)行啟動處理。根據(jù)本發(fā)明的第六方面，與未使用此結構的情況相比，可以在使用非易失性存儲器作為存儲“程序的數(shù)據(jù)和執(zhí)行程序所產(chǎn)生的工作數(shù)據(jù)”的存儲器的情況下，從非易失性存儲器執(zhí)行啟動處理。根據(jù)本發(fā)明的第七方面，與未使用此結構的情況相比，可以在防止成本增加的同時，增加第二存儲區(qū)域的存儲容量。附圖說明基于以下附圖詳細描述本發(fā)明的示例性實施方式，其中：圖1是例示出根據(jù)示例性實施方式的圖像形成系統(tǒng)的結構的示例的示圖；圖2是例示出圖像形成裝置中設置的控制單元的內(nèi)部結構的示例的框圖；圖3是例示出控制單元中設置的CPU和ASIC的內(nèi)部結構的示例的框圖；圖4是例示出CPU中設置的CPU-RAM控制器的內(nèi)部結構的示例的框圖；圖5A和圖5B是例示出操作控制單元中設置的CPU-RAM模塊的結構的示例的框圖；圖6是例示出操作控制單元中設置的主存儲器的存儲分配圖的結構的示例的示圖；圖7是例示出涉及HW復位處理的引導選擇處理過程的流程圖；圖8是例示出ROM引導期間的啟動處理過程的流程圖；以及圖9是例示出在MRAM引導期間的啟動處理過程的流程圖。具體實施方式下面將參照附圖來詳細地描述本發(fā)明的示例性實施方式。圖1是例示出根據(jù)此示例性實施方式的圖像形成系統(tǒng)的結構的示例的示圖。圖像形成系統(tǒng)包括：圖像形成裝置1，圖像形成裝置1作為具有掃描功能、打印功能、復印功能、以及傳真功能的多功能機工作；連接至圖像形成裝置1的網(wǎng)絡2；連接至網(wǎng)絡2的終端裝置3；連接至網(wǎng)絡2的傳真裝置4；以及連接網(wǎng)絡2的服務器裝置5。網(wǎng)絡2例如是互聯(lián)網(wǎng)線路或電話線路。例如是PC（個人電腦）的終端裝置3經(jīng)由網(wǎng)絡2指示圖像形成裝置1執(zhí)行例如圖像形成處理。傳真裝置4經(jīng)由網(wǎng)絡2向圖像形成裝置1發(fā)送傳真以及從圖像形成裝置1接收傳真。服務器裝置5經(jīng)由網(wǎng)絡2從圖像形成裝置1收發(fā)數(shù)據(jù)（包括程序）。此外，圖像形成裝置1包括：圖像讀取單元10，該圖像讀取單元10讀取諸如紙張的記錄介質(zhì)上記錄的圖像；圖像形成單元20，該圖像形成單元20在諸如紙張的記錄介質(zhì)上形成圖像；用戶接口（UI）30，該用戶接口（UI）30從用戶接收與電源開/關操作以及使用掃描功能、打印功能、復印功能、以及傳真功能的操作相關的指令，并且向用戶顯示消息；收發(fā)單元40，該收發(fā)單元40經(jīng)由網(wǎng)絡2向終端裝置3、傳真裝置4、以及服務器裝置5發(fā)送數(shù)據(jù)以及從終端裝置3、傳真裝置4、以及服務器裝置5接收數(shù)據(jù)；以及控制單元50，該控制單元50控制圖像讀取單元10、圖像形成單元20、UI30、以及收發(fā)單元40的操作。在圖像形成裝置1中，掃描功能由圖像讀取單元10實施，打印功能由圖像形成單元20實施，復印功能由圖像讀取單元10和圖像形成單元20實施，而傳真功能由圖像讀取單元10、圖像形成單元20、以及收發(fā)單元40實施。另外，例如，可針對互聯(lián)網(wǎng)線路和電話線路分別設置收發(fā)單元40。圖2是例示出圖1示出的圖像形成裝置1中設置的控制單元50的內(nèi)部結構的示例的框圖。根據(jù)此示例性實施方式的控制單元50包括：操作控制單元51，該操作控制單元51控制圖像形成裝置1的各單元的操作；圖像處理單元52，該圖像處理單元52執(zhí)行與圖像讀取單元10和圖像形成單元20相關的圖像處理；以及連接操作控制單元51 和圖像處理單元52的PCIe（PCIExpress）總線53。其中，操作控制單元51包括：CPU（中央處理單元）511，該CPU511執(zhí)行各種操作以控制圖像形成裝置1的各單元；CPU-MRAM模塊61和CPU-DRAM模塊62，該CPU-MRAM模塊61和CPU-DRAM模塊62經(jīng)由CPU-RAM總線513連接至CPU511；以及CPU-ROM模塊63，該CPU-ROM模塊63經(jīng)由CPU-ROM總線514連接至CPU511。在下面的描述中，連接至CPU511的CPU-MRAM模塊61、CPU-DRAM模塊62、以及CPU-ROM模塊63稱為主存儲器512。操作控制單元51被構造為使得CPU511從主存儲器512直接讀寫數(shù)據(jù)。CPU-MRAM模塊61包括作為存儲器設備的MRAM（磁阻RAM）并且起到即使在沒有電力供應時也能保持所存儲的信息的非易失性存儲器的功能。CPU-DRAM模塊62包括作為存儲器設備的DRAM（動態(tài)RAM）并且起到在沒有電力供應時不能保持所存儲的信息的易失性存儲器的功能。在此示例性實施方式中，CPU-MRAM模塊61和CPU-DRAM模塊62按照設置于CPU-RAM總線513的公共時鐘頻率（存儲器時鐘）讀寫數(shù)據(jù)。因此，CPU-MRAM模塊61可具有與CPU-DRAM模塊62相同的讀寫功能。與諸如UV-EPROM（紫外線可擦可編程ROM）、EEPROM（電可擦可編程ROM）、或閃速存儲器的非易失性存儲器相比，CPU-MRAM模塊61可高速讀寫數(shù)據(jù)。根據(jù)此示例性實施方式的CPU-DRAM模塊62例如是DDR2-SDRAM(第二代雙倍數(shù)據(jù)率同步動態(tài)隨機存儲器)。與此不同，CPU-ROM模塊63是所謂的掩模型ROM、各種PROM（可編程ROM：例如，OTPROM（一次可編程ROM）、UV-EPROM（紫外線可擦可編程ROM）、以及EEPROM（電可擦可編程ROM））或閃速存儲器。在此示例中，閃速存儲器用作CPU-ROM模塊63。圖像處理單元52包括：執(zhí)行各種計算以處理從圖像讀取單元10輸入的圖像數(shù)據(jù)和待輸出至圖像形成單元20的圖像數(shù)據(jù)的ASIC（專用集成電路）521，和經(jīng)由ASIC-RAM總線523連接至ASIC521的主存儲器522。設置在圖像處理單元52中的主存儲器522包括與CPU-DRAM模塊62具有相同結構的ASIC-DRAM模塊91。連接操作控制單元51和圖像處理單元52的PCIe總線53基于PCIExpress標準執(zhí)行發(fā)送和接收，以在控制單元50中連接設置在操作控制單元51中的CPU511和 設置在圖像處理單元52中的ASIC521。在此示例中，ASIC521基于經(jīng)由PCIe總線53從CPU511接收的指令來執(zhí)行各種圖像處理。圖3是例示出圖2中示出的控制單元50中設置的CPU511和ASIC521的內(nèi)部結構的示例的框圖。在下列描述中，在連接至CPU511的主存儲器512中，連接至CPU-RAM總線513的CPU-MRAM模塊61和CPU-DRAM模塊62稱為CPU-RAM模塊60（主存儲單元的示例）。首先，描述CPU511的內(nèi)部結構。CPU511包括：CPU核71，該CPU核71是基于程序執(zhí)行各種計算的執(zhí)行單元的示例；CPU-RAM控制器72，該CPU-RAM控制器72控制CPU核71與CPU-RAM模塊60之間的數(shù)據(jù)的收發(fā)；以及CPU-ROM控制器73，該CPU-ROM控制器73控制CPU核71與CPU-ROM模塊63之間的數(shù)據(jù)的收發(fā)。另外，CPU511包括：把關定時器（WDT，watchdogtimer）74，該把關定時器（WDT）74用于檢測在CPU核71執(zhí)行程序時的錯誤；CPU/PCIe接口75，該CPU/PCIe接口75控制CPU核71與外部（例如ASIC521）之間的數(shù)據(jù)的收發(fā)；以及CPU-I2C控制器76，該CPU-I2C控制器76控制CPU核71與CPU-RAM模塊60之間的數(shù)據(jù)的收發(fā)。CPU511進一步包括CPU內(nèi)部總線77，該CPU內(nèi)部總線77在CPU511中連接CPU核71、CPU-RAM控制器72、CPU-ROM控制器73、把關定時器74、CPU/PCIe接口75、以及CPU-I2C控制器76。根據(jù)此示例性實施方式的CPU-RAM總線513包括連接至CPU-RAM控制器72的存儲器總線513a和連接至CPU-I2C控制器76的I2C總線513b。經(jīng)由存儲器總線513a的數(shù)據(jù)傳輸速度高于經(jīng)由I2C總線513b的數(shù)據(jù)傳輸速度。經(jīng)由CPU-RAM總線513的存儲器總線513a的數(shù)據(jù)傳輸速度高于經(jīng)由CPU-ROM總線514的數(shù)據(jù)傳輸速度。接下來，描述ASIC521的內(nèi)部結構。ASIC521包括：ASIC核81，該ASIC核81執(zhí)行各種計算；ASIC-RAM控制器82，該ASIC-RAM控制器82控制ASIC核81與ASIC-DRAM模塊91之間的數(shù)據(jù)的收發(fā)；ASIC/PCIe接口85，該ASIC/PCIe接口85控制ASIC核81與外部（例如，CPU511）之間的數(shù)據(jù)的收發(fā)；以及ASIC-I2C控制器86，該ASIC-I2C控制器86控制ASIC核81與ASIC-DRAM模塊91之間的數(shù)據(jù)的收發(fā)。此外，ASIC521包括ASIC內(nèi)部 總線87，該ASIC內(nèi)部總線87在ASIC521中連接ASIC核81、ASIC-RAM控制器82、ASIC/PCIe接口85、以及ASIC-I2C控制器86。根據(jù)此示例性實施方式的ASIC-RAM總線523包括連接至ASIC-RAM控制器82的存儲器總線523a和連接至ASIC-I2C控制器86的I2C總線513b。經(jīng)由存儲器總線523a的數(shù)據(jù)傳輸速度高于經(jīng)由I2C總線523b的數(shù)據(jù)傳輸速度。圖4是例示出圖3中示出的CPU511中設置的CPU-RAM控制器72的內(nèi)部結構的框圖。CPU-RAM控制器72是連接單元的示例，該CPU-RAM控制器72包括：內(nèi)部總線接口721，該內(nèi)部總線接口721控制從CPU內(nèi)部總線77收發(fā)數(shù)據(jù)；和存儲器總線接口722，該存儲器總線接口722連接至內(nèi)部總線接口721并且控制從存儲器總線513a收發(fā)數(shù)據(jù)。另外，CPU-RAM控制器72包括：訓練電路723，該訓練電路723執(zhí)行用于優(yōu)化在CPU-RAM控制器72和CPU-RAM模塊60（見圖3）經(jīng)由存儲器總線513a彼此連接時的數(shù)據(jù)收發(fā)條件的訓練序列；和非易失性設置寄存器724，該非易失性設置寄存器724存儲基于訓練電路723的訓練序列的結果而獲得的并且針對存儲器總線接口722設置的各種設置值（下文中，稱為寄存器設置值）。作為條件存儲單元示例的非易失性設置寄存器724包括與CPU-MRAM模塊61（見圖3）相同的MRAM，并且起到即使在沒有電力供應也能保持所存儲的信息的非易失性存儲器的功能。在此示例性實施方式中，當經(jīng)由存儲器總線513a在CPU-RAM控制器72與CPU-RAM模塊60（CPU-MRAM模塊61與CPU-DRAM模塊62）之間發(fā)送數(shù)據(jù)時，需要寄存器設置值。從相反的角度看，直到在確定寄存器設置值之前，難以經(jīng)由存儲器總線513a在CPU-RAM控制器72與CPU-RAM模塊60之間發(fā)送數(shù)據(jù)。圖5A和圖5B是例示出圖2示出的操作控制單元51中設置的CPU-RAM模塊60的結構的示例的框圖。具體來說，圖5A是例示出連接至CPU511的CPU-MRAM模塊61的內(nèi)部結構的示例的框圖，而圖5B是例示出連接至CPU511的CPU-DRAM模塊62的內(nèi)部結構的示例的框圖。首先，參考圖5A描述CPU-MRAM模塊61的內(nèi)部結構。CPU-MRAM模塊61包括：MRAM通用存儲單元611，該MRAM通用存儲單元611存儲CPU511執(zhí)行的程序或在執(zhí)行程序時產(chǎn)生的工作數(shù)據(jù)；MRAMSPD存儲單 元612，該MRAMSPD存儲單元612存儲包括關于CPU-MRAM模塊61的特征信息（例如，最大可用時鐘頻率或信號定時）的SPD(SerialPresenceDetect:串行存在檢測)；以及MRAM模式存儲單元613，該MRAM模式存儲單元613存儲CPU-MRAM模塊61的操作模式。另外，CPU-MRAM模塊61包括：MRAM內(nèi)部控制器614，該MRAM內(nèi)部控制器614經(jīng)由存儲器總線513a執(zhí)行與CPU-RAM控制器72（見圖3）的數(shù)據(jù)通信，經(jīng)由I2C總線513b執(zhí)行與CPU-I2C控制器76的數(shù)據(jù)通信，并且控制與MRAM通用存儲單元611、MRAMSPD存儲單元612、以及MRAM模式存儲單元613的數(shù)據(jù)讀寫。MRAM內(nèi)部控制器614控制存儲器總線513a與MRAM通用存儲單元611之間的數(shù)據(jù)收發(fā)，并且控制I2C總線513b與MRAMSPD存儲單元612之間、以及I2C總線513b與MRAM模式存儲單元613之間的數(shù)據(jù)收發(fā)。在此示例中，MRAM通用存儲單元611、MRAMSPD存儲單元612、以及MRAM模式存儲單元613分別是MRAM，但是不限于此。例如，考慮到存儲器總線513a與I2C總線513b的傳輸速度之間的不同，MRAM通用存儲單元611可以是MRAM，而MRAMSPD存儲單元612和MRAM模式存儲單元613可以是EEPROM。接下來，將參考圖5B描述CPU-DRAM模塊62的內(nèi)部結構。CPU-DRAM模塊62包括：DRAM通用存儲單元621，該DRAM通用存儲單元621存儲例如CPU511執(zhí)行程序時產(chǎn)生的工作數(shù)據(jù)；DRAMSPD存儲單元622，該DRAMSPD存儲單元622存儲CPU-DRAM模塊62的SPD；以及DRAM模式存儲單元623，該DRAM模式存儲單元623存儲CPU-DRAM模塊62的操作模式。另外，CPU-DRAM模塊62包括：DRAM內(nèi)部控制器624，該DRAM內(nèi)部控制器624經(jīng)由存儲器總線513a執(zhí)行與CPU-RAM控制器72（見圖3）的數(shù)據(jù)通信，經(jīng)由I2C總線513b執(zhí)行與CPU-I2C控制器76的數(shù)據(jù)通信，并且控制與DRAM通用存儲單元621、DRAMSPD存儲單元622、以及DRAM模式存儲單元623的數(shù)據(jù)讀寫。DRAM內(nèi)部控制器624控制存儲器總線513a與DRAM通用存儲單元621之間的數(shù)據(jù)的收發(fā)，并且控制I2C總線513b與DRAMSPD存儲單元622之間以及I2C總線513b與DRAM模式存儲單元623之間的數(shù)據(jù)收發(fā)。在此示例中，DRAM通用存儲單元621是DRAM，而DRAMSPD存儲單元622和DRAM模式存儲單元623例如分別是EEPROM。設置在圖像處理單元52中的ASIC-DRAM模塊91（見圖3）具有與CPU-DRAM模塊62相同的結構。圖6是例示出圖2示出的操作控制單元51的主存儲器512（CPU-MRAM模塊61、CPU-DRAM模塊62、以及CPU-ROM模塊63）中的存儲分配圖的結構的示例的示圖。設置在操作控制單元51中的CPU511基于存儲分配圖與主存儲器512進行數(shù)據(jù)讀寫。在圖6示出的存儲分配圖中，作為主存儲器512的全部區(qū)域的存儲區(qū)域A0包括基本用作ROM的ROM區(qū)域A1和基本用作RAM的RAM區(qū)域A2。在此示例性實施方式中，ROM區(qū)域A1跨CPU-ROM模塊63和CPU-MRAM模塊61設置，RAM區(qū)域A2跨CPU-MRAM模塊61和CPU-DRAM模塊62設置。其中，ROM區(qū)域A1包括：設置在CPU-ROM模塊63中并且基本不允許重寫數(shù)據(jù)的第一ROM區(qū)域A11，和設置在CPU-MRAM模塊61中并且基本允許重寫數(shù)據(jù)的第二ROM區(qū)域A12。RAM區(qū)域A2包括：設置在CPU-MRAM模塊61中的第一RAM區(qū)域A21和設置在CPU-DRAM模塊62中的第二RAM區(qū)域A22。形成ROM區(qū)域A1的第一ROM區(qū)域A11包括第一復位向量存儲區(qū)域A111和已壓縮程序存儲區(qū)域A112。其中，第一復位向量存儲區(qū)域A111存儲第一IPL（InitialProgramLoader:初始程序載入程序），第一IPL是圖像形成裝置1啟動時由操作控制單元51的CPU511（見圖2）執(zhí)行的程序。已壓縮程序存儲區(qū)域A112存儲通過壓縮用于控制圖像形成裝置1的程序的數(shù)據(jù)而獲得的已壓縮程序文件。作為與第一ROM區(qū)域A11一起形成ROM區(qū)域A1的第一存儲區(qū)域的示例的第二ROM區(qū)域A12包括第二復位向量存儲區(qū)域A121、已解壓縮程序存儲區(qū)域A122、以及設置信息存儲區(qū)域A123。其中，第二復位向量存儲區(qū)域A121存儲第二IPL，該第二IPL是圖像形成裝置1啟動時操作控制單元51的CPU511（見圖2）執(zhí)行的程序。已解壓縮程序存儲區(qū)域A122存儲通過使用CPU511解壓從第一ROM區(qū)域A11的已壓縮程序存儲區(qū)域A112讀取的已壓縮程序文件而獲得的已解壓縮程序文件。設置信息存儲區(qū)域A123存儲內(nèi)容與CPU-RAM控制器72的非易失性設置寄存器724（見圖4）中存儲的寄存器設置值相同的數(shù)據(jù)，作為設置信息。在此示例中，已解壓縮程序存儲區(qū)域A122的存儲容量大于已壓縮程序存儲區(qū)域A112的存儲容量。這是因為當已壓縮文件解壓時，文件的大小增加。在此示例性實施方式中，第一IPL存儲在設置在CPU-ROM模塊63中的第一復位向量存儲區(qū)域A111中，而第二IPL存儲在設置在CPU-MRAM模塊61中的第二復位向量存儲區(qū)域A121中。因此，在此示例性實施方式中，在CPU511執(zhí)行硬件復位（HW復位）以啟動圖像形成裝置1之后，選擇性執(zhí)行第一IPL和第二IPL之一，這將在稍后詳細描述。在此示例中，作為第二存儲區(qū)域的示例的形成RAM區(qū)域A2的第一RAM區(qū)域A21和第二RAM區(qū)域A22用作工作區(qū)域A200，該工作區(qū)域A200臨時存儲CPU511執(zhí)行程序時產(chǎn)生的數(shù)據(jù)或者CPU511執(zhí)行處理時輸出至圖像形成裝置1的各部件的指令的數(shù)據(jù)。這樣，在此示例性實施方式中，RAM區(qū)域A2（工作區(qū)域A200）由具有不同存儲方式的兩個存儲器（部分CPU-MRAM模塊61和全部CPU-DRAM模塊62）形成。CPU511把設置在CPU-MRAM模塊61中的第一RAM區(qū)域A21和設置在CPU-DRAM模塊62中的第二RAM區(qū)域A22看作RAM區(qū)域A2。圖7是例示出啟動圖1示出的圖像形成裝置1的處理的流程圖。例如，當UI30被操作以開啟圖像形成裝置1并且將HW復位指令輸入至控制單元50（具體來說，操作控制單元51的CPU511）時，以及在圖像形成裝置1開啟后由于任何原因向控制單元50輸入HW復位指令時，執(zhí)行啟動處理。在此示例性實施方式中，例如，在開啟圖像形成裝置1之后，在控制單元50中發(fā)生錯誤的情況下，以及在圖像形成裝置1被設置為節(jié)能模式（睡眠模式）然后經(jīng)由UI30向控制單元50輸入了將操作模式返回普通模式的指令的情況下，向控制單元50輸入HW復位指令。當將圖像形成裝置1被設置為節(jié)能模式時，停止向圖像讀取單元10或圖像形成單元20供給電力，并且也停止向控制單元50的各部件（電路）供給電力。當啟動處理開始時，在設置于控制單元50的操作控制單元51中的CPU511上執(zhí)行HW復位，隨后解除HW復位（步驟S11）。當解除HW復位時，判斷當前的啟動處理是否是安裝圖像形成裝置1之后的第一次啟動處理（初次啟動）（步驟S12）。當在步驟S12中的判斷結果為“否”時，換言之，當前的啟動處理是第二次或后續(xù)的啟動處理時，判斷當前的啟動處理是否是由于基于設置在CPU511中的把關定時器74（見圖3）的把關定時器復位（WDT復位）的重啟處理（步驟S13）。當步驟S13中的判斷結果為“否”時，CPU511基于從設置在CPU-MRAM模塊61中的第二ROM區(qū)域A12的第二復位向量存儲區(qū)域A121讀取的第二IPL，執(zhí)行引導 （下文中，稱為“MRAM引導”）（步驟S14）。另一方面，當步驟S12中的判斷結果為“是”并且步驟S13中的判斷結果也為“是”時，CPU511基于從設置在CPU-ROM模塊63中的第一ROM區(qū)域A11的第一復位向量存儲區(qū)域A111讀取的第一IPL，執(zhí)行引導（下文中，稱為“ROM引導”）（步驟S15）。這樣，在此示例性實施方式中，在解除針對CPU511的HW復位之后，根據(jù)HW復位之前的狀態(tài)，執(zhí)行改變在啟動處理中使用的IPL的引導選擇處理。圖8是例示出步驟S15中的ROM引導期間的啟動處理過程的流程圖。在ROM引導期間，首先，CPU核71經(jīng)由CPU-ROM控制器73從設置在CPU-ROM模塊63中的第一ROM區(qū)域A11的第一復位向量存儲區(qū)域A111讀取第一IPL，并且執(zhí)行第一IPL（步驟S101）。隨后，設置中斷向量（步驟S102）并且將圖6中示出的存儲分配圖設置于主存儲器512（步驟S103）。隨后，對CPU-ROM控制器73進行初始化（步驟S104）并且對CPU-I2C控制器76進行初始化（步驟S105）。隨后，經(jīng)由經(jīng)初始化的CPU-I2C控制器76從CPU-RAM模塊60中的CPU-MRAM模塊61中設置的MRAMSPD存儲單元612和CPU-DRAM模塊62中設置的DRAMSPD存儲單元622獲得各SPD（步驟S106）。隨后，對CPU-RAM控制器72進行初始化（步驟S107）。在步驟S107中，訓練電路723基于在步驟S106中獲得的SPD執(zhí)行用于優(yōu)化CPU-RAM控制器72與CPU-RAM模塊60經(jīng)由存儲器總線513a的通信條件的訓練序列，并且獲得優(yōu)化后的設置值。隨后，將訓練序列的結果寫入非易失性設置寄存器724，作為寄存器設置值，并且該訓練序列的結果還經(jīng)由存儲器總線513a存儲在CPU-RAM模塊60的CPU-MRAM模塊61中設置的第二ROM區(qū)域A12的設置信息存儲區(qū)域A123中，作為設置信息。隨后，對CPU-RAM模塊60中的CPU-MRAM模塊61中設置的MRAM模式存儲單元613和CPU-DRAM模塊62中設置的DRAM模式存儲單元623進行初始化（步驟S108）。隨后，將獲得的作為訓練序列的結果的關于操作模式的信息存儲在CPU-MRAM模塊61中設置的MRAM模式存儲單元613和CPU-DRAM模塊62中設置的DRAM模式存儲單元623中的每個中。隨后，對CPU核71中設置的內(nèi)部寄存器（未示出）進行設置（步驟S109）并 且對CPU-RAM模塊60中的CPU-MRAM模塊61中設置的MRAM通用存儲單元611和CPU-DRAM模塊62中設置的DRAM通用存儲單元621的狀態(tài)進行診斷（檢查）（檢查存儲單元中是否發(fā)生錯誤）（步驟S110）。在此示例中，CPU核71的內(nèi)部寄存器是易失性存儲器。隨后，CPU核71讀取CPU-ROM模塊63中設置的第一ROM區(qū)域A11的已壓縮程序存儲區(qū)域A112中存儲的已壓縮程序文件，解壓所讀取的已壓縮程序文件，并且將通過解壓已壓縮程序文件而獲得的已解壓縮程序文件存儲在CPU-MRAM模塊61中設置的第二ROM區(qū)域A12的已解壓縮程序存儲區(qū)域A122中（步驟S111）。隨后，CPU核71完成第一IPL的執(zhí)行并且開始執(zhí)行從已解壓縮程序存儲區(qū)域A122讀取的程序（已解壓縮程序）（步驟S112）。隨后，例如，執(zhí)行CPU/PCIe接口75的初始化、經(jīng)由CPU/PCIe接口75和PCIe總線53的ASIC521的初始化、以及收發(fā)單元40的初始化，以將圖像形成裝置1設置為可用狀態(tài)。由此，完成ROM引導期間的啟動處理。圖9是例示出步驟S14中在MRAM引導期間的啟動處理過程的示圖。在選擇了MRAM引導的第二次或后續(xù)的啟動處理中，通過在先的啟動處理獲得的已解壓縮程序已經(jīng)存儲在CPU-MRAM模塊61的第二ROM區(qū)域A12的已解壓縮程序存儲區(qū)域A122中，而通過在先的啟動處理獲得的設置信息已經(jīng)存儲在CPU-MRAM模塊61的第二ROM區(qū)域A12的設置信息存儲區(qū)域A123中。在選擇了MRAM引導的第二次或后續(xù)的啟動處理中，通過在先的啟動處理獲得的模式信息已經(jīng)存儲在CPU-MRAM模塊61的MRAM模式存儲單元613和CPU-DRAM模塊62的DRAM模式存儲單元623中。此外，在選擇了MRAM引導的第二次或后續(xù)的啟動處理中，通過在先的啟動處理獲得的寄存器設置值已經(jīng)存儲在CPU-RAM控制器72中設置的非易失性設置寄存器724中。因此，在MRAM引導中，與ROM引導不同，當解除HW復位時，設置在CPU511中的CPU-RAM控制器72可以訪問CPU-RAM模塊60（CPU-MRAM模塊61和CPU-DRAM模塊62）。在MRAM引導中，首先，CPU核71經(jīng)由CPU-RAM控制器72從CPU-MRAM模塊61中設置的第二ROM區(qū)域A12的第二復位向量存儲區(qū)域A121讀取第二IPL（步驟S201）。在此情況下，CPU511通過使用把關定時器74來監(jiān)視CPU核71執(zhí) 行第二IPL，并且判斷第二IPL是否是可執(zhí)行的，換言之，CPU核71在執(zhí)行第二IPL時，獲取程序（讀取程序）是否失?。ú襟ES202）。當步驟S202中的判斷結果為“是”時，經(jīng)由CPU-RAM控制器72從CPU-MARM模塊61中的第二ROM區(qū)域A12的設置信息存儲區(qū)域A123讀取設置信息，并且從CPU-RAM控制器72的非易失性設置寄存器724讀取寄存器設置值（步驟S203）。隨后，判斷在步驟S203中讀取的設置信息是否與寄存器設置值相同（步驟S204）。當步驟S204中的判斷結果為“是”時，對設置在CPU核71中的內(nèi)部寄存器（未示出）進行設置（步驟S205）。隨后，CPU核71完成第二IPL的執(zhí)行并且開始執(zhí)行從已解壓縮程序存儲區(qū)域A122讀取的程序（已解壓縮程序）（步驟S206）。隨后，例如執(zhí)行CPU/PCIe接口75的初始化、經(jīng)由CPU/PCIe接口75和PCIe總線53的ASIC521的初始化、以及收發(fā)單元40的初始化，以將圖像形成裝置1設置為可用狀態(tài)。由此，完成MRAM引導期間的啟動處理。當步驟S202中的判斷結果為“否”并且步驟S204中的判斷結果也為“否”時，通過ROM引導的啟動處理停止并且處理進行至圖7中示出的步驟S15，即圖8中示出的ROM引導。例如，當CPU-MRAM模塊61中設置的第二ROM區(qū)域A12的第二復位向量存儲區(qū)域A121中存儲的第二IPL中存在錯誤時，步驟S202中的判斷結果為“否”。例如，當CPU-MRAM模塊61中的第二ROM區(qū)域A12的設置信息存儲區(qū)域A123中存儲的設置信息中存在錯誤，或者CPU-RAM控制器72的非易失性設置寄存器724中存儲的寄存器設置值中存在錯誤時，步驟S204中的判斷結果為“否”。此外，例如當在先前的啟動處理之后且當前的啟動處理之前更換了CPU-MRAM模塊61時，步驟S204中的判斷結果為“否”。在第二次或后續(xù)的啟動處理中，當步驟S13中的判斷結果為“是”并且步驟S202或步驟S204中的判斷結果為“否”時，再一次執(zhí)行步驟S15（圖8）中的ROM引導，以執(zhí)行包括訓練序列或解壓已壓縮程序的啟動處理，并且正常操作圖像形成裝置1。在第二次或后續(xù)的啟動處理中，當步驟S13中的判斷結果為“否”并且步驟S202或步驟S204中的判斷結果為“是”時，執(zhí)行省略了初始化設置的啟動處理并且啟動處理所需的時間減少。在圖8中示出的ROM引導的流程圖中，由粗框表示的步驟與圖 9中示出的MRAM引導中省略的步驟相對應。在此示例中，MRAM引導的啟動時間比ROM引導的啟動時間短大約3.4秒。這是因為省略了圖8中示出的步驟S111中的讀取、解壓以及存儲已壓縮程序所需的時間（大約3.3秒）。在此示例性實施方式中，CPU-MRAM模塊61和CPU-DRAM模塊62形成CPU-RAM模塊60，但是本發(fā)明不限于此。例如，可僅使用CPU-MRAM模塊61形成CPU-RAM模塊60。在此示例性實施方式中，CPU-MRAM模塊61用作形成CPU-RAM模塊60的非易失性存儲器，但是本發(fā)明不限于此。例如，F(xiàn)eRAM（鐵電存儲器）、PRAM（相變存儲器）、或ReRAM（ResistanceRAM:阻抗存儲器）可用作CPU-RAM模塊60中使用的非易失性存儲器。在此示例性實施方式中，由計算機（CPU511）執(zhí)行的程序存儲在計算機可讀存儲介質(zhì)中。例如，考慮CD-ROM介質(zhì)與存儲介質(zhì)相對應，計算機的CD-ROM讀取器讀取程序，并且程序存儲在計算機中諸如硬盤的各種存儲器中，隨后被執(zhí)行。此外，例如考慮程序傳輸設備經(jīng)由網(wǎng)絡將程序提供給筆記本PC或便攜式終端。程序傳輸設備可包括存儲程序的存儲器和經(jīng)由網(wǎng)絡提供程序的程序傳輸單元。出于例示和說明的目的，已經(jīng)提供了對本發(fā)明的示例性實施方式的以上描述。并非旨在對本發(fā)明進行窮舉或者將本發(fā)明限于所公開的精確形式。顯然，許多變型和改變對于本領域普通技術人員來說是顯而易見的。為了最佳地解釋本發(fā)明的原理及其實際應用選擇并描述了這些實施方式，由此使得本領域的其他技術人員能夠針對各種實施方式以及適于所設想出的具體應用的各種變型來理解本發(fā)明。旨在由所附權利要求書及其等同物來限定本發(fā)明的范圍。