專(zhuān)利名稱(chēng)：用于提高現(xiàn)場(chǎng)可編程門(mén)陣列的性能的裝置和關(guān)聯(lián)方法
技術(shù)領(lǐng)域：
公開(kāi)的概念主要地涉及電子電路和器件(比如現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA))并且更具體地涉及用于提高FPGA的性能的裝置和關(guān)聯(lián)方法。
背景技術(shù)：
電子器件的發(fā)展已經(jīng)造成數(shù)目越來(lái)越多的功能和能力由半導(dǎo)體器件(例如集成電路(IC)(比如FPGA))實(shí)現(xiàn)。為了提供這些功能和能力，半導(dǎo)體器件(比如FPGA)持續(xù)包括數(shù)目越來(lái)越多的晶體管。為了降低成本而又滿足更多功能和能力的規(guī)范，半導(dǎo)體技術(shù)持續(xù)地驅(qū)動(dòng)向著更高器件密度和更小器件幾何形狀的趨勢(shì)。那些趨勢(shì)又已經(jīng)造成ICUWnFPGA)中的增加功率消耗。

發(fā)明內(nèi)容
根據(jù)公開(kāi)的概念的廣泛多種實(shí)施例可以用來(lái)提高電子電路(比如FPGA)的性能。根據(jù)一個(gè)不例實(shí)施例，一種FPGA包括一組監(jiān)視電路,適于提供FPGA中的至少一個(gè)電路的工藝、電壓和溫度指示；以及控制器，適于根據(jù)至少一個(gè)電路的工藝、電壓和溫度指示來(lái)推導(dǎo)用于至少一個(gè)電路的體偏置值范圍。FPGA還包括體偏置生成器,適于向至少一個(gè)電路中的至少一個(gè)晶體管提供體偏置信號(hào)。體偏置信號(hào)具有在體偏置值范圍內(nèi)的值。根據(jù)另一示例實(shí)施例，一種操作FPGA的方法包括接收監(jiān)視信號(hào)，監(jiān)視信號(hào)提供關(guān)于與FPGA中的至少一個(gè)電路有關(guān)的工藝、電壓和溫度的信息；并且至少部分基于關(guān)于工藝、電壓和溫度的信息確定體偏置值范圍。該方法還包括生成體偏置信號(hào)，該體偏置信號(hào)具有在體偏置值范圍內(nèi)的值；并且向至少一個(gè)電路中的至少一個(gè)晶體管施加體偏置信號(hào)。根據(jù)又一不例實(shí)施例，一種FPGA包括至少兩個(gè)監(jiān)視電路,適于分別提供FPGA中的至少兩個(gè)電路的工藝、電壓和溫度指示。FPGA還包括控制器，適于根據(jù)工藝、電壓和溫度指示并且根據(jù)至少兩個(gè)電路的配置信息推導(dǎo)分別用于至少兩個(gè)電路的至少兩個(gè)體偏置值范圍。FPGA還包括體偏置生成器，適于分別向至少兩個(gè)電路中的至少一個(gè)晶體管提供至少兩個(gè)體偏置信號(hào)。體偏置信號(hào)具有在至少兩個(gè)電路的相應(yīng)體偏置值范圍內(nèi)的值。


附圖僅圖示示例實(shí)施例，因此不應(yīng)視為限制本發(fā)明的范圍。本領(lǐng)域普通技術(shù)人員理解公開(kāi)的概念適用于其它同等有效的實(shí)施例。在附圖中，在多幅圖中使用的相同標(biāo)號(hào)表示相同、相似或者等效功能、部件或者塊。圖I圖示了根據(jù)一個(gè)示例實(shí)施例的FPGA的框圖。圖2示出了根據(jù)示例實(shí)施例的FPGA中使用的金屬氧化物半導(dǎo)體(MOS)晶體管。圖3描繪了根據(jù)一個(gè)示例實(shí)施例的FPGA的平面圖。圖4圖示了根據(jù)一個(gè)示例實(shí)施例的FPGA中的可編程邏輯和可編程互連的框圖。圖5示出了根據(jù)一個(gè)示例實(shí)施例的體偏置控制器的框圖。
圖6描繪了根據(jù)一個(gè)示例實(shí)施例的使用體偏置范圍的流程圖。
具體實(shí)施例方式公開(kāi)的概念主要地涉及電子電路和器件(比如現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA))并且更具體地涉及用于提高FPGA的性能的裝置和關(guān)聯(lián)方法。公開(kāi)的概念的一個(gè)方面涉及基于監(jiān)視的工藝、電壓和溫度(PVT)水平或者指示來(lái)調(diào)整或者提供FPGA中的至少某一部分、塊、電路或者資源的體偏置電平。廣而言之，針對(duì)FPGA中的一個(gè)或者多個(gè)電路監(jiān)視工藝、電壓和溫度以確定工藝、電壓和溫度指示以便向FPGA中的一個(gè)或者多個(gè)電路提供體偏置信號(hào)。然后至少部分基于工藝、電壓和溫度指示或者監(jiān)視值來(lái)確定體偏置值范圍。在一些實(shí)施例中，也可以考慮關(guān)于電路的配置信息。例如可以基于是否已經(jīng)針對(duì)相對(duì)低速度和相對(duì)低功率消耗配置電路或者塊或者是否已經(jīng)針對(duì)相對(duì)高速度和相對(duì)高功率消耗配置電路或者塊來(lái)確定體偏置值范圍。一般而言，配置信息可以包括關(guān)于電路、塊等的所需、最大、最小操作速度和/或功率消耗的信息。向相應(yīng)電路中的一個(gè)或者多個(gè)電路中的至少一個(gè)晶體管提供或者施加體偏置信號(hào)。體偏置信號(hào)具有相應(yīng)體偏置值范圍內(nèi)的值。選擇體偏置信號(hào)以便提高電路的并且因此提高FPGA的功率消耗或者耗散。在一些實(shí)施例中，如上文描述的那樣，也可以在確定體偏置值時(shí)考慮關(guān)于電路的配置信息。圖I圖示了根據(jù)一個(gè)示例實(shí)施例的FPGA103的總體框圖。FPGA103包括配置電路130、配置存儲(chǔ)器(CRAM) 133、體偏置控制器140、可編程邏輯106、可編程互連109和I/O電路112。此外，如所期望的，F(xiàn)PGA103可以包括測(cè)試/調(diào)試電路115、一個(gè)或者多個(gè)處理器118、一個(gè)或者多個(gè)通信電路121、一個(gè)或者多個(gè)存儲(chǔ)器124、一個(gè)或者多個(gè)控制器127和初始化電路139。注意該圖示出了 FPGA103的總體框圖。因此如本領(lǐng)域普通技術(shù)人員理解的那樣，F(xiàn)PGA103可以包括其它塊或者電路。這樣的電路的例子包括時(shí)鐘生成和分布電路等。另外如希望的那樣，F(xiàn)PGA103可以包括模擬電路、其它數(shù)字電路和/或混合信號(hào)電路、熔絲、反熔絲等?？删幊踢壿?06包括諸如查找表(LUT)、乘積項(xiàng)邏輯、通過(guò)門(mén)、復(fù)用器(MUX)、邏輯門(mén)、寄存器、存儲(chǔ)器等可配置或者可編程邏輯電路塊?？删幊袒ミB109耦合到可編程邏輯106并且提供在可編程邏輯106內(nèi)的各種塊與FPGA103內(nèi)或者以外的其它電路之間的可配置互連(耦合機(jī)制)(例如通過(guò)使用通過(guò)門(mén)和/或MUX)。在一些實(shí)施例中，可編程邏輯106和/或可編程互連109可以包括用于提供附加靈活性或者可編程性的熔絲和/或反熔絲。初始化電路139可以導(dǎo)致在FPGA103重置或者上電時(shí)執(zhí)行各種功能。在上電時(shí)或者之后，F(xiàn)PGA103通常從外部器件獲得配置信息?；谂渲眯畔?配置或者編程FPGA核或者結(jié)構(gòu)內(nèi)的各種塊或者設(shè)備或者FPGA103中的其它塊或者資源。例子包括可編程邏輯106和可編程互連109。I/O電路112可以構(gòu)成廣泛多種I/O器件或者電路。I/O電路112可以耦合到FPGA103的各種部分(例如可編程邏輯106和可編程互連109)。I/O電路112提供用于FPGA103內(nèi)的各種塊與外部電路或者器件通信的機(jī)制和電路。測(cè)試/調(diào)試電路115有助于FPGA103內(nèi)的各種決和電路的測(cè)試和故障測(cè)定。測(cè)試/調(diào)試電路115可以包括本領(lǐng)域普通技術(shù)人員已知的多種塊或者電路。例如如希望的那樣，測(cè)試/調(diào)試電路115可以包括用于在FPGA103上電或者重置之后執(zhí)行測(cè)試的電路。如希望的那樣，測(cè)試/調(diào)試電路115也可以包括編碼和奇偶電路。FPGA103可以包括一個(gè)或者多個(gè)處理器118。處理器118可以耦合到FGPA103內(nèi)的其它塊和電路。如本領(lǐng)域技術(shù)人員理解的那樣，處理器118可以從FPGAlO內(nèi)或者外部的電路接收數(shù)據(jù)和信息并且以廣泛多種方式處理信息。處理器118中的一個(gè)或者多個(gè)處理器可以構(gòu)成數(shù)字信號(hào)處理器(DSP)。如希望的那樣，DSP允許執(zhí)行諸如壓縮、解壓、音頻處理、視頻處理、濾波等廣泛多種信號(hào)處理任務(wù)。FPGA103也可以包括一個(gè)或者多個(gè)通信電路21。如本領(lǐng)域技術(shù)人員理解的那樣，通信電路121可以有助于在FPGA103內(nèi)的各種電路與FPGA103外部的電路之間的數(shù)據(jù)和信息交換。通信電路121的例子包括收發(fā)器、網(wǎng)絡(luò)接口電路等。FPGA103還可以包括一個(gè)或者多個(gè)存儲(chǔ)器124和一個(gè)或者多個(gè)存儲(chǔ)器控制器127。存儲(chǔ)器124允許存儲(chǔ)FPGA102內(nèi)的各種數(shù)據(jù)和信息(比如用戶數(shù)據(jù)、中間結(jié)果、計(jì)算結(jié)果等)。如希望的那樣，存儲(chǔ)器124可以具有小粒度或者塊形式。存儲(chǔ)器控制器127允許接口到FPGA以外的電路并且控制該電路的操作和各種功能。例如，存儲(chǔ)器控制器127可以接口到并且控制外部同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(SDRAM)。體偏置控制器140提供用于FPGA103中的一個(gè)或者多個(gè)電路的體偏置值。更具體而言，如上文所言，從針對(duì)FPGA103中的一個(gè)或者多個(gè)電路的體偏置值范圍選擇體偏置值。體偏置值確定FPGA103內(nèi)的一個(gè)或者多個(gè)晶體管或者晶體管組的性能。例如體偏置值影響晶體管的操作速度、晶體管駐留于其中的電路的功率耗散等。圖2示出了根據(jù)示例實(shí)施例的FPGA中使用的MOS晶體管。MOS晶體管包括體(或者襯底)區(qū)域203、源極區(qū)域206、漏極區(qū)域209、柵極絕緣體215和柵極212。MOS晶體管在飽和操作區(qū)域中的漏極電流依賴(lài)于晶體管的閾值電壓和柵極到源極電壓iD = K(Vgs-Vt)2, (I)其中iD =總漏極電流(即包括AC和DC分量)，K =常數(shù)，vGS =總柵極到源極電壓(即包括AC和DC分量)，并且Vt=閾值電壓。閾值電壓Vt依賴(lài)于多個(gè)因素(比如在晶體管的源極區(qū)域206與體區(qū)域203之間的電壓)。以下等式提供作為體到源極電壓的函數(shù)的閾值電壓
權(quán)利要求
1.一種現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)，包括 ー組監(jiān)視電路，適于提供所述FPGA中的至少ー個(gè)電路的エ藝、電壓和溫度的指示；控制器，適于根據(jù)所述至少ー個(gè)電路的所述エ藝、電壓和溫度指示來(lái)推導(dǎo)用于所述至少ー個(gè)電路的體偏置值范圍；以及 體偏置生成器，適于向所述至少一個(gè)電路中的至少ー個(gè)晶體管提供體偏置信號(hào)，所述體偏置信號(hào)具有在所述體偏置值范圍內(nèi)的值。
2.根據(jù)權(quán)利要求I所述的FPGA，其中所述至少一個(gè)電路包括可編程邏輯。
3.根據(jù)權(quán)利要求I所述的FPGA，其中所述至少一個(gè)電路包括可編程互連。
4.根據(jù)權(quán)利要求I所述的FPGA，其中所述體偏置信號(hào)使得向所述至少一個(gè)晶體管施加正向體偏置。
5.根據(jù)權(quán)利要求I所述的FPGA，其中所述體偏置信號(hào)使得向所述至少一個(gè)晶體管施加反向體偏置。
6.根據(jù)權(quán)利要求I所述的FPGA，所述控制器適于使用查找表來(lái)推導(dǎo)所述體偏置值范圍。
7.根據(jù)權(quán)利要求I所述的FPGA，其中所述エ藝指示包括與用來(lái)制作所述FPGA的制作エ藝有關(guān)的ー個(gè)或者多個(gè)參數(shù)。
8.根據(jù)權(quán)利要求I所述的FPGA，其中所述溫度指示包括所述至少一個(gè)電路的至少ー個(gè)溫度。
9.根據(jù)權(quán)利要求I所述的FPGA，其中所述電壓指示包括所述至少一個(gè)電路的電源電壓。
10.根據(jù)權(quán)利要求9所述的FPGA，其中所述電源電壓包括所述電源電壓的DC分量。
11.根據(jù)權(quán)利要求9所述的FPGA，其中所述電源電壓包括所述電源電壓的DC和AC分量。
12.—種操作現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)的方法，所述方法包括 接收監(jiān)視信號(hào)，所述監(jiān)視信號(hào)提供關(guān)于與所述FPGA中的至少ー個(gè)電路有關(guān)的エ藝、電壓和溫度的信息； 至少部分基于關(guān)于エ藝、電壓和溫度的所述信息確定體偏置值范圍； 生成體偏置信號(hào)，所述體偏置信號(hào)具有在所述體偏置值范圍內(nèi)的值；并且 向所述至少一個(gè)電路中的至少ー個(gè)晶體管施加所述體偏置信號(hào)。
13.根據(jù)權(quán)利要求12所述的方法，其中所述監(jiān)視信號(hào)提供關(guān)于用來(lái)制作所述FPGA的半導(dǎo)體制作エ藝的信息。
14.根據(jù)權(quán)利要求12所述的方法，其中所述監(jiān)視信號(hào)提供關(guān)于所述至少一個(gè)電路的至少ー個(gè)溫度的信息。
15.根據(jù)權(quán)利要求12所述的方法，其中所述監(jiān)視信號(hào)提供關(guān)于所述至少一個(gè)電路的至少ー個(gè)電源電壓的信息。
16.根據(jù)權(quán)利要求15所述的方法，其中關(guān)于至少ー個(gè)電源電壓的信息包括(a)所述至少ー個(gè)電源電壓的DC分量；(b)所述至少一個(gè)電源電壓的AC分量；或者(c)所述至少ー個(gè)電源電壓的DC和AC分量。
17.—種現(xiàn)場(chǎng)可編程門(mén)陣列(FGPA),包括第一監(jiān)視電路和第二監(jiān)視電路，適于分別提供用于所述FPGA中的第一電路和第二電路的エ藝、電壓和溫度指示； 控制器，適于根據(jù)所述第一電路和第二電路的所述エ藝、電壓和溫度指示并且根據(jù)用于所述第一電路和第二電路的配置信息推導(dǎo)分別用于所述第一電路和第二電路的第一體偏置值范圍和第二體偏置值范圍；以及 體偏置生成器，適于分別向所述第一電路和第二電路中的至少ー個(gè)晶體管提供第一體偏置信號(hào)和第二體偏置信號(hào)，所述體偏置信號(hào)具有在所述第一電路和第二電路的所述相應(yīng)體偏置值范圍內(nèi)的值。
18.根據(jù)權(quán)利要求17所述的FPGA，其中所述第一偏置信號(hào)和第二體偏置信號(hào)的所述值還基于關(guān)于所述第一電路和第二電路的配置信息。
19.根據(jù)權(quán)利要求17所述的FPGA，其中用于所述第一電路和第二電路中的至少ー個(gè)電路的所述配置信息包括關(guān)于所述第一電路和第二電路中的所述至少一個(gè)電路的操作速度的信息。
20.根據(jù)權(quán)利要求17所述的FPGA，其中所述用于所述第一電路和第二電路中的至少ー個(gè)電路的所述配置信息包括關(guān)于所述第一電路和第二電路中的所述至少一個(gè)電路的功率消耗的信息。
全文摘要
一種現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)包括一組監(jiān)視電路，適于提供FPGA中的至少一個(gè)電路的工藝、電壓和溫度指示；以及控制器，適于根據(jù)用于至少一個(gè)電路的工藝、電壓和溫度指示來(lái)推導(dǎo)用于至少一個(gè)電路的體偏置值范圍。FPGA還包括體偏置生成器，適于向至少一個(gè)電路中的至少一個(gè)晶體管提供體偏置信號(hào)。體偏置信號(hào)具有在體偏置值范圍內(nèi)的值。
文檔編號(hào)G06F15/76GK102955758SQ20121029945
公開(kāi)日2013年3月6日 申請(qǐng)日期2012年8月20日 優(yōu)先權(quán)日2011年8月19日
發(fā)明者I·拉希姆, J·T·瓦特, R·G·克利夫, A·L·李, P-C·劉 申請(qǐng)人:阿爾特拉公司