專利名稱：Soi mos器件的建模方法
技術(shù)領(lǐng)域：
本發(fā)明涉及器件提參建模領(lǐng)域，特別涉及一種對(duì)源漏注入不到底的SOIMOS器件建模的方法。
背景技術(shù)：
隨著集成電路技術(shù)的發(fā)展和越來越廣泛的應(yīng)用，集成電路設(shè)計(jì)時(shí)必須考慮其高可靠性、高性能、低成本的要求，人們對(duì)IC CAD軟件統(tǒng)計(jì)容差分析、優(yōu)化設(shè)計(jì)、成品率、成本分析及可靠性預(yù)測(cè)的功能和精度要求也越來越高。而在IC CAD軟件中，MOSFET的器件模型是將IC設(shè)計(jì)和IC產(chǎn)品功能與性能聯(lián)系起來的關(guān)鍵紐帯。伴隨著集成器件尺寸越來越小，集成規(guī)模越來越大，集成電路エ序越來越復(fù)雜，對(duì)器件模型的精度要求也越來越高。當(dāng)今一個(gè)精確的MOSFET模型無疑已成為IC CAD設(shè)計(jì)者首要解決的問題，一直也是國(guó)際上研究的 重點(diǎn)和熱點(diǎn)。目前業(yè)界主流的MOSFET器件模型為BS頂模型，所對(duì)應(yīng)的SOI MOSFET器件模型為BSMSOI模型。BSIMS0I所針對(duì)的器件為源漏注入到底的器件，在實(shí)際電路設(shè)計(jì)時(shí)，為了方便從溝道長(zhǎng)度方向上進(jìn)行體引出，MOSFET會(huì)采用源漏注入不到底的器件結(jié)構(gòu)，在此種情況下會(huì)增加源體結(jié)底面電容以及漏體結(jié)底面電容，原有的BSMSOI模型無法考慮此因素的影響。

發(fā)明內(nèi)容
針對(duì)之前建立的模型無法考慮到源漏注入不到底時(shí)，源體結(jié)底面電容以及漏體結(jié)底面電容對(duì)于器件性能的影響，本發(fā)明提供了一種對(duì)源漏注入不到底的SOI MOS器件建模的方法，該方法包括a)建立包含模擬源漏注入到底的SOI MOS器件的初級(jí)MOS器件模型以及模擬源體PN結(jié)底面電容的源體PN結(jié)底面電容模型和模擬漏體PN結(jié)底面電容的漏體PN結(jié)底面電容模型的總體模型；b)對(duì)總體模型中的初級(jí)MOS器件模型和源體PN結(jié)底面電容模型和漏體PN結(jié)底面電容模型分別進(jìn)行參數(shù)提取。根據(jù)本發(fā)明提供的建模方法，考慮源體結(jié)底面電容以及漏體結(jié)底面電容對(duì)于源漏注入不到底的SOI器件的性能的影響，提高了模型的精確度，能夠有效的運(yùn)用于對(duì)源漏注入不到底的SOI器件的仿真設(shè)計(jì)。


圖I為根據(jù)本發(fā)明的源漏注入不到底的SOI MOS器件建模方法的流程圖；圖2為示例性的源漏注入不到底的SOI MOS器件的橫截面示意圖；圖3為本發(fā)明的模擬源漏注入不到底的SOI MOS器件的總體模型的大致電路圖。
具體實(shí)施方式
為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合附圖對(duì)本發(fā)明的實(shí)施例作詳細(xì)描述。下面詳細(xì)描述本發(fā)明的實(shí)施例，所述實(shí)施例的示例在附圖中示出，其中自始至終相同或類似的標(biāo)號(hào)表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實(shí)施例是示例性的，僅用于解釋本發(fā)明，而不能解釋為對(duì)本發(fā)明的限制。下文的公開提供了許多不同的實(shí)施例或例子用來實(shí)現(xiàn)本發(fā)明的不同結(jié)構(gòu)。為了簡(jiǎn)化本發(fā)明的公開，下文中對(duì)特定例子的部件和設(shè)置進(jìn)行描述。當(dāng)然，它們僅僅為示例，并且目的不在于限制本發(fā)明。此外，本發(fā)明可以在不同例子中重復(fù)參考數(shù)字和/或字母。這種重復(fù)是為了簡(jiǎn)化和清楚的目的，其本身不指示所討論各種實(shí)施例和/或設(shè)置之間的關(guān)系。下面參考圖f圖3來說明本發(fā)明。圖I為根據(jù)本發(fā)明的源漏注入不到底的SOI MOS器件建模方法的流程圖。 在步驟SlOl中，建立包含模擬源漏注入到底的SOI MOS器件的初級(jí)MOS器件模型以及模擬源體PN結(jié)底面電容的源體PN結(jié)底面電容模型和模擬漏體PN結(jié)底面電容的漏體PN結(jié)底面電容模型的總體模型。參考圖2來說明本發(fā)明所針對(duì)的源漏注入不到底的SOI MOS器件。圖2為示例性的源漏注入不到底的SOI MOS器件的橫截面示意圖。SOMOS器件一般形成干SOI襯底中，該SOI襯底一般包括SOI層204，埋氧層205以及體硅襯底206。SOI器件一般包括柵極201、源極202以及漏極203。如圖所示，由于源漏注入不到底，因此源漏區(qū)下方的部分SOI層仍然保持原來的摻雜類型，從而形成源體PN結(jié)底面電容207和漏體PN結(jié)底面電容208。而目前的BSMSOI模型中未考慮這兩個(gè)PN結(jié)底面電容，而只考慮了源體PN結(jié)側(cè)面電容209和漏體PN結(jié)側(cè)面電容210。為此，本發(fā)明的實(shí)施例中通過建立包含模擬源漏注入到底的SOI MOS器件的初級(jí)MOS器件模型(即BSMSOI模型)以及模擬源體PN結(jié)底面電容的源體PN結(jié)底面電容模型和模擬漏體PN結(jié)底面電容的漏體PN結(jié)底面電容模型的總體模型(子電路模型)，來模擬源漏注入不到底的SOI MOS器件。例如，可以采用以下的SPICE代碼來定義ー個(gè)子電路模型(即總體模型，電路圖大致如圖3所示)其中ml, dl, d2為器件名。nmos, pwell為器件模型名。. subckt nch d g s b iw=3. 5u il=0. 35u as=’iw*8e_7’ps=’iw+1. 6e_6’ad=’iw*8e_7’ pd=’ iw+1. 6e_6’ dtemp=0count=l (定義子電路nch的連接節(jié)點(diǎn)和參數(shù)等)ml d g s e b nmos w=iw l=il as=as ps=ps ad=ad pd=pd dtemp=dtempm=count(定義使用BSMSOI模型的MOS器件ml)VI e GND ! Ovdl b s pwell area=as pj=ps dtemp=dtemp (定義模擬源體 PN 結(jié)底面電容的源體PN結(jié)dl)d2 b d pwell area=ad pj=pd dtemp=dtemp (定義模擬漏體 PN 結(jié)底面電容的漏體PN結(jié)d2)。由于BSMSOI模型中包含了源體PN結(jié)側(cè)面電容和漏體PN結(jié)側(cè)面電容，因此需要將ニ極管dl和d2中的PN結(jié)側(cè)面電容設(shè)置為零。例如,可以通過在dl和d2中將單位長(zhǎng)度側(cè)面結(jié)電容參數(shù)Cjsw設(shè)置為零來實(shí)現(xiàn)?；蛘撸部梢酝ㄟ^以下的SPICE代碼來定義另ー個(gè)子電路模型(即總體模型). subckt nch d g s b iw=3. 5u il=0. 35u as=’iw*8e_7’ps=’iw+1. 6e_6’ad=’iw*8e_7’ pd=’ iw+1. 6e_6’ dtemp=0 count=lml d g s e b nmos w=iw l=il as=as ps=ps ad=ad pd=pd dtemp=dtempm=countVI e GND! Ovdl b s pwell area=as pj=0, dtemp=dtempd2 b d pwell area=ad pj=0 dtemp=dtemp
在該模型中PN結(jié)的周長(zhǎng)pj設(shè)置為0，參數(shù)cjsw置0不置0都可以。從而，避免了在初級(jí)MOS器件ml和源體PN結(jié)dl和漏體PN結(jié)d2中重復(fù)定義PN結(jié)側(cè)面電容。在步驟S102中，對(duì)總體模型中的初級(jí)MOS器件模型和源體PN結(jié)底面電容模型和漏體PN結(jié)底面電容模型分別進(jìn)行參數(shù)提取。此過程可以通過商用軟件例如安捷倫的MBP (Model Builder Programmer)來實(shí)施?？梢葬槍?duì)某種特定的源漏注入不到底的SOIエ藝，分別提取初級(jí)MOS器件模型nmos和PN結(jié)底面電容模型pwell的參數(shù)。從而可以對(duì)該種エ藝中的源漏注入不到底的SOI MOS器件進(jìn)行準(zhǔn)確的建摸。利用環(huán)振對(duì)此建模方法進(jìn)行了驗(yàn)證。以中國(guó)科學(xué)院微電子研究所0. 35umS0Iエ藝為例，101級(jí)環(huán)振的測(cè)試周期為12ns。采用標(biāo)準(zhǔn)方法(即僅僅采用BSIMS0I模型)的仿真結(jié)果為9. 5ns，而采用根據(jù)本發(fā)明實(shí)施方式所建立的模型(有PN結(jié)但不包括側(cè)面結(jié))模擬結(jié)果為12ns?？梢钥闯龈鶕?jù)本發(fā)明實(shí)施方式所建立的模型與測(cè)試結(jié)果符合很好。上述實(shí)施例為本發(fā)明較佳的實(shí)施方式，但本發(fā)明的實(shí)施方式并不受上述實(shí)施例的限制，其他的任何未背離本發(fā)明的精神實(shí)質(zhì)與原理下所作的改變、修飾、替代、組合、簡(jiǎn)化，均應(yīng)為等效的置換方式，都包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種SOI MOS器件的建模方法，其中該SOI MOS器件為源漏注入不到底的SOI MOS器件，該方法包括 a)建立包含模擬源漏注入到底的SOIMOS器件的初級(jí)MOS器件模型以及模擬源體PN結(jié)底面電容的源體PN結(jié)底面電容模型和模擬漏體PN結(jié)底面電容的漏體PN結(jié)底面電容模型的總體模型； b)對(duì)總體模型中的初級(jí)MOS器件模型和源體PN結(jié)底面電容模型和漏體PN結(jié)底面電容模型分別進(jìn)行參數(shù)提取。
2.根據(jù)權(quán)利要求I所述的方法，其中初級(jí)MOS器件模型為BSIMS0I模型。
3.根據(jù)權(quán)利要求I或2中所述的方法，其中源體PN結(jié)底面電容模型和漏體PN結(jié)底面電容模型為SPICE中的PN結(jié)電容模型，其中側(cè)面結(jié)電容設(shè)置為零。
4.根據(jù)權(quán)利要求3所述的方法，其中通過將PN結(jié)的周長(zhǎng)和/或PN結(jié)單位周長(zhǎng)的電容值設(shè)置為零，將側(cè)面結(jié)電容設(shè)置為零。
全文摘要
本發(fā)明提供了一種SOI MOS器件的建模方法，其中該SOI MOS器件為源漏注入不到底的SOI MOS器件，該方法包括a)建立包含模擬源漏注入到底的SOI MOS器件的初級(jí)MOS器件模型以及模擬源體PN結(jié)底面電容的源體PN結(jié)底面電容模型和模擬漏體PN結(jié)底面電容的漏體PN結(jié)底面電容模型的總體模型；b)對(duì)總體模型中的初級(jí)MOS器件模型和源體PN結(jié)底面電容模型和漏體PN結(jié)底面電容模型分別進(jìn)行參數(shù)提取。本發(fā)明提供的建模方法考慮源漏注入不到底的SOI MOS器件中源體結(jié)底面電容以及漏體結(jié)底面電容對(duì)于器件性能的影響，提高了模型的精確度，能夠有效的運(yùn)用于對(duì)器件的仿真設(shè)計(jì)。
文檔編號(hào)G06F17/50GK102789530SQ201210248270
公開日2012年11月21日 申請(qǐng)日期2012年7月17日 優(yōu)先權(quán)日2012年7月17日
發(fā)明者卜建輝, 畢津順, 羅家俊, 韓鄭生 申請(qǐng)人:中國(guó)科學(xué)院微電子研究所