處理器的處理方法和裝置制造方法
【專利摘要】本發(fā)明提供一種處理器的處理方法和裝置，該方法包括：獲取每個CPU的當前負載數(shù)據(jù)，并從每個CPU的當前負載數(shù)據(jù)中獲取第一負載數(shù)據(jù)，第一負載數(shù)據(jù)大于當前負載數(shù)據(jù)中除第一負載數(shù)據(jù)的其他當前負載數(shù)據(jù)；根據(jù)第一負載數(shù)據(jù)以及預先配置的CPU的處理策略，對每個CPU進行動態(tài)調(diào)頻和/或調(diào)壓處理；獲取DDRC的數(shù)據(jù)負載和指令負載，并根據(jù)數(shù)據(jù)負載、指令負載以及預先配置的DDRC的處理策略，對DDRC進行動態(tài)調(diào)頻和/或調(diào)壓處理。
【專利說明】處理器的處理方法和裝置【技術領域】
[0001]本發(fā)明涉及通信技術，尤其涉及一種處理器的處理方法和裝置。
【背景技術】
[0002]現(xiàn)有技術中，動態(tài)調(diào)頻調(diào)壓(DynamicVoltage Frequency Scaling ;簡稱:DVFS)是指根據(jù)芯片負載的情況，自適應地調(diào)節(jié)該芯片運行時的電壓和頻率。例如:在處理器的負載低的階段，調(diào)低電壓和頻率以降低功耗；在處理器的負載高的階段，調(diào)高電壓和頻率以提高性能。
[0003]目前，處理器進行DVFS的主要方式為:處理器的各架構事件經(jīng)由推入總線機制被鏈接在一起，其中，架構事件可以為:中央處理器(Central Processing Unit ;簡稱:CPU)、高速緩存或者雙數(shù)據(jù)內(nèi)存控制器(Dual Data RAM Controller ;簡稱:DDRC)。然后由推入總線收集各個架構事件的監(jiān)控數(shù)據(jù)，并將該些監(jiān)控數(shù)據(jù)發(fā)送給功率控制單元，以使得功率控制單元根據(jù)所有的監(jiān)控數(shù)據(jù)，獲取該處理器的負載情況。最后，根據(jù)該處理器的負載情況，對處理器進行DVFS。
[0004]但是，由于所有架構事件的監(jiān)控數(shù)據(jù)均是串行給功率控制單元的，且只有在獲取所有架構事件的監(jiān)控數(shù)據(jù)后，才能對處理器進行DVFS，因此，造成對處理器進行DVFS的效
率不高。

【發(fā)明內(nèi)容】

[0005]本發(fā)明提供一種處理器的處理方法和裝置，用于解決現(xiàn)有技術中處理器進行DVFS的效率不高的問題。
[0006]本發(fā)明的第一方面是提供一種處理器的處理方法，包括:
[0007]獲取每個CPU的當前負載數(shù)據(jù)，并從所述每個CPU的當前負載數(shù)據(jù)中獲取第一負載數(shù)據(jù)，所述第一負載數(shù)據(jù)大于所述當前負載數(shù)據(jù)中除所述第一負載數(shù)據(jù)的其他當前負載數(shù)據(jù)；
[0008]根據(jù)所述第一負載數(shù)據(jù)以及預先配置的CPU的處理策略，對所述每個CPU進行動態(tài)調(diào)頻和/或調(diào)壓處理；
[0009]獲取DDRC的數(shù)據(jù)負載和指令負載，并根據(jù)所述數(shù)據(jù)負載、指令負載以及預先配置的DDRC的處理策略，對所述DDRC進行動態(tài)調(diào)頻和/或調(diào)壓處理。
[0010]在第一方面的第一種可能的實現(xiàn)方式中，所述獲取每個CPU的當前負載數(shù)據(jù)，包括:
[0011]對于所述每個CPU，分別采集所述CPU的當前數(shù)據(jù)流和指令流對應的計數(shù)器的值，并根據(jù)所述CPU的當前數(shù)據(jù)流和指令流對應的計數(shù)器的值，獲取所述CPU的當前負載數(shù)據(jù)；
[0012]其中，所述當前負載數(shù)據(jù)包括指令發(fā)射數(shù)量和數(shù)據(jù)訪問請求的數(shù)量。
[0013]結合第一方面或第一方面的第一種可能實現(xiàn)方式，在第一方面的第二種可能的實現(xiàn)方式中，所述根據(jù)所述第一負載數(shù)據(jù)以及預先配置的CPU的處理策略，對所述每個CPU進行動態(tài)調(diào)頻和/或調(diào)壓處理，包括:
[0014]從所述CPU的處理策略中，獲取與所述第一負載數(shù)據(jù)對應的第一上限；
[0015]在所述第一負載數(shù)據(jù)大于所述第一上限時，將第一上限次數(shù)加I ;
[0016]在所述第一上限次數(shù)大于或等于所述CPU的處理策略中的向上頻點對應的持續(xù)次數(shù)時，根據(jù)所述向上頻點，提高所述每個CPU的頻率；和/或，在所述第一上限次數(shù)大于或等于所述CPU的處理策略中的向上壓值對應的持續(xù)次數(shù)時，根據(jù)所述向上壓值，提高所述每個CPU的電壓。
[0017]結合第一方面的第二種可能實現(xiàn)方式，在第一方面的第三種可能的實現(xiàn)方式中，還包括:
[0018]在所述第一上限次數(shù)大于或等于所述CPU的處理策略中的向上頻點對應的持續(xù)次數(shù)時，根據(jù)所述向上頻點，提高所述高速緩存的頻率；和/或，在所述第一上限次數(shù)大于或等于所述CPU的處理策略中的向上壓值對應的持續(xù)次數(shù)時，根據(jù)所述向上壓值，提高所述高速緩存的電壓。
[0019]結合第一方面的第二種可能實現(xiàn)方式，在第一方面的第四種可能的實現(xiàn)方式中，還包括:在所述第一負載數(shù)據(jù)小于或等于所述第一上限時，從所述CPU的處理策略中，獲取與所述第一負載數(shù)據(jù)對應的第一下限；
[0020]在所述第一負載數(shù)據(jù)小于所述第一下限時，將第一下限次數(shù)加I ;
[0021]在所述第一下限次數(shù)大于或等于所述CPU的處理策略中的向下頻點對應的持續(xù)次數(shù)時，根據(jù)所述向下頻點，降低所述每個CPU的頻率；和/或，在所述第一下限次數(shù)大于或等于所述CPU的處理策略中的向下壓值對應的持續(xù)次數(shù)時，根據(jù)所述向下壓值，降低所述每個CPU的電壓。
[0022]結合第一方面的第四種可能實現(xiàn)方式，在第一方面的第五種可能的實現(xiàn)方式中，還包括:
[0023]在所述第一下限次數(shù)大于或等于所述CPU的處理策略中的向下頻點對應的持續(xù)次數(shù)時，根據(jù)所述向下頻點，降低高速緩存的頻率；和/或，在所述第一下限次數(shù)大于或等于所述CPU的處理策略中的向下壓值對應的持續(xù)次數(shù)時，根據(jù)所述向下壓值，降低所述高速緩存的電壓。
[0024]結合第一方面，在第一方面的第六種可能的實現(xiàn)方式中，所述根據(jù)所述數(shù)據(jù)負載、指令負載以及預先配置的DDRC的處理策略，對所述DDRC進行動態(tài)調(diào)頻和/或調(diào)壓處理，包括:
[0025]從所述DDRC的處理策略中，獲取與所述數(shù)據(jù)負載對應的第二上限；
[0026]在所述數(shù)據(jù)負載大于所述第二上限時，將第二上限次數(shù)加I ;
[0027]在所述第二上限次數(shù)大于或等于所述DDRC的處理策略中的向上頻點對應的持續(xù)次數(shù)時，根據(jù)所述向上頻點，提高所述DDRC的頻率；和/或，在所述第二上限次數(shù)大于或等于所述DDRC的處理策略中的向上壓值對應的持續(xù)次數(shù)時，根據(jù)所述向上壓值，提高所述DDRC的電壓。
[0028]結合第一方面的第六種可能實現(xiàn)方式，在第一方面的第七種可能的實現(xiàn)方式中，還包括:[0029]在所述數(shù)據(jù)負載小于或等于所述第二上限時，從所述DDRC的處理策略中，獲取與所述指令負載對應的第三上限；
[0030]在所述指令負載大于所述第三上限時，將所述第二上限次數(shù)加I ;
[0031]在所述第二上限次數(shù)大于或等于所述DDRC的處理策略中的向上頻點對應的持續(xù)次數(shù)時，根據(jù)所述向上頻點，提高所述DDRC的頻率；和/或，在所述第二上限次數(shù)大于或等于所述DDRC的處理策略中的向上壓值對應的持續(xù)次數(shù)時，根據(jù)所述向上壓值，提高所述DDRC的電壓。
[0032]結合第一方面的第七種可能實現(xiàn)方式，在第一方面的第八種可能的實現(xiàn)方式中，還包括:
[0033]在所述指令負載小于或等于所述第三上限時，從所述DDRC的處理策略中，獲取與所述數(shù)據(jù)負載對應的第二下限；
[0034]在所述數(shù)據(jù)負載小于或等于所述第二下限時，從所述DDRC的處理策略中，獲取與所述指令負載對應的第三下限；
[0035]在所述指令負載小于所述第三下限時，將第二下限次數(shù)加I ;
[0036]在所述第二下限次數(shù)大于或等于所述DDRC的處理策略中的向下頻點對應的持續(xù)次數(shù)時，根據(jù)所述向下頻點，降低所述DDRC的頻率；和/或，在所述第二下限次數(shù)大于或等于所述DDRC的處理策略中的向下壓值對應的持續(xù)次數(shù)時，根據(jù)所述向下壓值，降低所述DDRC的電壓。
[0037]本發(fā)明的第二方面是提供一種處理器的處理裝置，包括:
[0038]獲取模塊，用于獲取每個CPU的當前負載數(shù)據(jù)，并從所述每個CPU的當前負載數(shù)據(jù)中獲取第一負載數(shù)據(jù)，所述第一負載數(shù)據(jù)大于所述當前負載數(shù)據(jù)中除所述第一負載數(shù)據(jù)的其他當前負載數(shù)據(jù)；
[0039]CPU處理模塊，用于根據(jù)所述獲取模塊獲取到的所述第一負載數(shù)據(jù)以及預先配置的CPU的處理策略，對所述每個CPU進行動態(tài)調(diào)頻和/或調(diào)壓處理；
[0040]所述獲取模塊還用于獲取DDRC的數(shù)據(jù)負載和指令負載；
[0041]DDRC處理模塊，用于根據(jù)所述獲取模塊獲取到的所述數(shù)據(jù)負載和指令負載以及預先配置的DDRC的處理策略，對所述DDRC進行動態(tài)調(diào)頻和/或調(diào)壓處理。
[0042]在第二方面的第一種可能的實現(xiàn)方式中，所述獲取模塊具體用于對于所述每個CPU,分別采集所述CPU的當前數(shù)據(jù)流和指令流對應的計數(shù)器的值，并根據(jù)所述CPU的當前數(shù)據(jù)流和指令流對應的計數(shù)器的值，獲取所述CPU的當前負載數(shù)據(jù)；
[0043]其中，所述當前負載數(shù)據(jù)包括指令發(fā)射數(shù)量和數(shù)據(jù)訪問請求的數(shù)量。
[0044]結合第二方面或第二方面的第一種可能的實現(xiàn)方式，在第二方面的第二種可能的實現(xiàn)方式中，所述CPU處理模塊包括:
[0045]上限獲取單元，用于從所述CPU的處理策略中，獲取與所述第一負載數(shù)據(jù)對應的第一上限；
[0046]判斷單元，用于判斷所述第一負載數(shù)據(jù)是否大于所述上限獲取單元獲取的所述第一上限；
[0047]計數(shù)單元，用于在所述判斷單元判斷出所述第一負載數(shù)據(jù)大于所述第一上限，將第一上限次數(shù)加I ;[0048]所述判斷單元還用于判斷所述計數(shù)單元計數(shù)得到的所述第一上限次數(shù)是否大于或等于所述CPU處理策略中的向上頻點對應的持續(xù)次數(shù)；和/或，所述第一上限次數(shù)是否大于或等于所述CPU的處理策略中的向上壓值對應的持續(xù)次數(shù)；
[0049]CPU處理單元，用于在所述判斷單元判斷出所述第一上限次數(shù)大于或等于所述CPU的處理策略中的向上頻點對應的持續(xù)次數(shù)時，根據(jù)所述向上頻點，提高所述每個CPU的頻率；和/或，在所述判斷單元判斷出所述第一上限次數(shù)大于或等于所述CPU的處理策略中的向上壓值對應的持續(xù)次數(shù)時，根據(jù)所述向上壓值，提高所述每個CPU的電壓。
[0050]結合第二方面的第二種可能的實現(xiàn)方式，在第二方面的第三種可能的實現(xiàn)方式中，還包括:
[0051]高速緩存處理模塊，用于在所述判斷單元判斷出所述第一上限次數(shù)大于或等于所述CPU的處理策略中的向上頻點對應的持續(xù)次數(shù)時，根據(jù)所述向上頻點，提高所述高速緩存的頻率；和/或，在所述判斷單元判斷出所述第一上限次數(shù)大于或等于所述CPU的處理策略中的向上壓值對應的持續(xù)次數(shù)時，根據(jù)所述向上壓值，提高所述高速緩存的電壓。
[0052]結合第二方面的第二種可能的實現(xiàn)方式或者第三種可能的實現(xiàn)方式中，在第二方面的第四種可能的實現(xiàn)方式中，所述CPU處理模塊還包括:
[0053]下限獲取單元，用于在所述判斷單元判斷出所述第一負載數(shù)據(jù)小于或等于所述第一上限時，從所述CPU的處理策略中，獲取與所述第一負載數(shù)據(jù)對應的第一下限；
[0054]所述計數(shù)單元還用于在所述判斷單元判斷出所述第一負載數(shù)據(jù)小于所述下限獲取單元獲取到的所述第一下限時，將第一下限次數(shù)加I;
[0055]所述判斷單元還用于判斷所述計數(shù)單元計數(shù)得到的所述第一下限次數(shù)是否大于或等于所述CPU的處理策略中的向下頻點對應的持續(xù)次數(shù)；和/或，所述第一下限次數(shù)是否大于或等于所述CPU的處理策略中的向下壓值對應的持續(xù)次數(shù)；
[0056]所述CPU處理單元還用于在所述判斷單元判斷出所述第一下限次數(shù)大于或等于所述CPU的處理策略中的向下頻點對應的持續(xù)次數(shù)時，根據(jù)所述向下頻點，降低所述每個CPU的頻率；和/或，在所述判斷單元判斷出所述第一下限次數(shù)大于或等于所述CPU的處理策略中的向下壓值對應的持續(xù)次數(shù)時，根據(jù)所述向下壓值，降低所述每個CPU的電壓。
[0057]結合第二方面的第四種可能的實現(xiàn)方式中，在第二方面的第五種可能的實現(xiàn)方式中，所述高速緩存處理裝置還用于在所述判斷單元判斷出所述第一下限次數(shù)大于或等于所述CPU的處理策略中的向下頻點對應的持續(xù)次數(shù)時，根據(jù)所述向下頻點，降低高速緩存的頻率；和/或，在所述判斷單元判斷出所述第一下限次數(shù)大于或等于所述CPU的處理策略中的向下壓值對應的持續(xù)次數(shù)時，根據(jù)所述向下壓值，降低高速緩存的電壓。
[0058]結合第二方面，在第二方面的第六種可能的實現(xiàn)方式中，所述DDRC處理模塊包括:
[0059]上限獲取單元，用于從所述DDRC的處理策略中，獲取與所述獲取模塊獲取到的所述數(shù)據(jù)負載對應的第二上限；
[0060]判斷單元，用于判斷所述數(shù)據(jù)負載是否大于所述上限獲取單元獲取到的所述第二上限；
[0061]計數(shù)單元，用于在所述判斷單元判斷出所述數(shù)據(jù)負載大于所述第二上限時，將第二上限次數(shù)加I ;[0062]所述判斷單元還用于判斷所述計數(shù)單元計數(shù)得到的所述第二上限次數(shù)是否大于或等于所述DDRC的處理策略中的向上頻點對應的持續(xù)次數(shù)；和/或，所述第二上限次數(shù)是否大于或等于所述DDRC的處理策略中的向上壓值對應的持續(xù)次數(shù)；
[0063]DDRC處理單元，用于在所述判斷單元判斷出所述第二上限次數(shù)大于或等于所述DDRC的處理策略中的向上頻點對應的持續(xù)次數(shù)時，根據(jù)所述向上頻點，提高所述DDRC的頻率；和/或，在所述判斷單元判斷出所述第二上限次數(shù)大于或等于所述DDRC的處理策略中的向上壓值對應的持續(xù)次數(shù)時，根據(jù)所述向上壓值，提高所述DDRC的電壓。
[0064]結合第二方面的第六種可能的實現(xiàn)方式中，在第二方面的第七種可能的實現(xiàn)方式中，所述上限獲取單元還用于在所述判斷單元判斷出所述數(shù)據(jù)負載小于或等于所述第二上限時，從所述DDRC的處理策略中，獲取與所述指令負載對應的第三上限；
[0065]所述判斷單元還用于判斷所述指令負載是否大于所述第三上限；
[0066]所述計數(shù)單元還用于在所述判斷單元判斷出所述指令負載大于所述第三上限時，將所述第二上限次數(shù)加I ;
[0067]所述判斷單元還用于判斷所述第二上限次數(shù)是否大于或等于所述DDRC的處理策略中的向上頻點對應的持續(xù)次數(shù)；和/或，所述第二上限次數(shù)是否大于或等于所述DDRC的處理策略中的向上壓值對應的持續(xù)次數(shù)；
[0068]所述DDRC處理單元還用于在所述判斷單元判斷出所述第二上限次數(shù)大于或等于所述DDRC的處理策略中的向上頻點對應的持續(xù)次數(shù)時，根據(jù)所述向上頻點，提高所述DDRC的頻率；和/或，在所述判斷單元判斷出所述第二上限次數(shù)大于或等于所述DDRC的處理策略中的向上壓值對應的持續(xù)次數(shù)時，根據(jù)所述向上壓值，提高所述DDRC的電壓。
[0069]結合第二方面的第七種可能的實現(xiàn)方式中，在第二方面的第八種可能的實現(xiàn)方式中，所述DDRC處理模塊還包括:
[0070]下限獲取單元，用于在所述判斷單元判斷出所述指令負載小于或等于所述第三上限時，從所述DDRC的處理策略中，獲取與所述數(shù)據(jù)負載對應的第二下限；
[0071]所述判斷單元還用于判斷所述數(shù)據(jù)負載是否小于或等于所述下限單元獲取到的所述第二下限；
[0072]所述下限獲取單元還用于在所述判斷單元判斷出所述數(shù)據(jù)負載小于或等于所述第二下限時，從所述DDRC的處理策略中，獲取與所述指令負載對應的第三下限；
[0073]所述判斷單元用于判斷所述指令負載是否小于所述第三下限；
[0074]所述計數(shù)單元還用于在所述判斷單元判斷出所述指令負載小于所述第三下限時，將第二下限次數(shù)加I ;
[0075]所述判斷單元還用于判斷所述第二下限次數(shù)是否大于或等于所述DDRC的處理策略中的向下頻點對應的持續(xù)次數(shù)；和/或，所述第二下限次數(shù)是否大于或等于所述DDRC的處理策略中的向下壓值對應的持續(xù)次數(shù)；
[0076]所述DDRC處理單元還用于在所述判斷單元判斷出所述第二下限次數(shù)大于或等于所述述DDRC的處理策略中的向下頻點對應的持續(xù)次數(shù)時，根據(jù)所述向下頻點，降低所述DDRC的頻率；和/或，在所述判斷單元判斷出所述第二下限次數(shù)大于或等于所述DDRC的處理策略中的向下壓值對應的持續(xù)次數(shù)時，根據(jù)所述向下壓值，降低所述DDRC的電壓。
[0077]本發(fā)明的技術效果是:通過從獲取到的每個CPU的當前負載數(shù)據(jù)中獲取第一負載數(shù)據(jù)，并根據(jù)該第一負載數(shù)據(jù)以及預先配置的CPU的處理策略，對每個CPU進行調(diào)頻和/或調(diào)壓處理；另外，獲取DDRC的數(shù)據(jù)負載和指令負載，并根據(jù)該數(shù)據(jù)負載、指令負載以及預先配置的DDRC的處理策略，對該DDRC進行調(diào)頻和/或調(diào)壓處理；由于可以并行對CPU進行調(diào)頻和/或調(diào)壓處理和對DDRC進行調(diào)頻和/或調(diào)壓處理，從而有效地提高了處理器的調(diào)頻和/或調(diào)壓處理效率。
【專利附圖】

【附圖說明】
[0078]圖1為本發(fā)明處理器的處理方法的一個實施例的流程圖；
[0079]圖2為本發(fā)明處理器的處理方法的另一個實施例的流程圖；
[0080]圖3為本發(fā)明處理器的處理方法的又一個實施例的流程圖；
[0081]圖4為本發(fā)明處理器的處理方法的還一個實施例的流程圖；
[0082]圖5為本發(fā)明處理器的處理方法的再一個實施例的流程圖；
[0083]圖6為本發(fā)明處理器的處理方法的另一個實施例的流程圖；
[0084]圖7為本發(fā)明處理器的處理方法的又一個實施例的流程圖；
[0085]圖8為本發(fā)明處理器的處理方法的還一個實施例的流程圖；
[0086]圖9為本發(fā)明處理器的處理方法的再一個實施例的流程圖；
[0087]圖10為本發(fā)明處理器的處理裝置的一個實施例的結構示意圖；
[0088]圖11為本發(fā)明處理器的處理裝置的另一個實施例的結構示意圖；
[0089]圖12為本發(fā)明處理器的處理裝置的又一個實施例的結構示意圖。
【具體實施方式】
[0090]圖1為本發(fā)明處理器的處理方法的一個實施例的流程圖，如圖1所示，本實施例的方法包括:
[0091]步驟101、獲取每個CPU的當前負載數(shù)據(jù)，并從每個CPU的當前負載數(shù)據(jù)中獲取第一負載數(shù)據(jù)，該第一負載數(shù)據(jù)大于當前負載數(shù)據(jù)中除該第一負載數(shù)據(jù)的其他當前負載數(shù)據(jù)。
[0092]在本實施例中，CPU可以為多個。
[0093]步驟102、根據(jù)該第一負載數(shù)據(jù)以及預先配置的CPU的處理策略，對每個CPU進行調(diào)頻和/或調(diào)壓處理。
[0094]步驟103、獲取DDRC的數(shù)據(jù)負載和指令負載，并根據(jù)該數(shù)據(jù)負載、指令負載以及預先配置的DDRC的處理策略，對該DDRC進行調(diào)頻和/或調(diào)壓處理。
[0095]需要說明的是，由于步驟101和102與步驟103屬于并列關系，因此，其實現(xiàn)順序并不限于上述所示的實施例。
[0096]在本實施例中，通過從獲取到的每個CPU的當前負載數(shù)據(jù)中獲取第一負載數(shù)據(jù)，并根據(jù)該第一負載數(shù)據(jù)以及預先配置的CPU的處理策略，對每個CPU進行調(diào)頻和/或調(diào)壓處理；另外，獲取DDRC的數(shù)據(jù)負載和指令負載，并根據(jù)該數(shù)據(jù)負載、指令負載以及預先配置的DDRC的處理策略，對該DDRC進行調(diào)頻和/或調(diào)壓處理；由于可以并行對CPU進行調(diào)頻和/或調(diào)壓處理和對DDRC進行調(diào)頻和/或調(diào)壓處理，從而有效地提高了處理器的調(diào)頻和/或調(diào)壓處理效率。[0097]圖2為本發(fā)明處理器的處理方法的另一個實施例的流程圖，如圖2所示，在上述圖1所示實施例的基礎上，步驟101的一種具體實現(xiàn)方式為:
[0098]步驟101a、對于每個CPU，分別采集CPU的當前數(shù)據(jù)流和指令流對應的計數(shù)器的值，并根據(jù)該CPU的當前數(shù)據(jù)流和指令流對應的計數(shù)器的值，獲取該CPU的當前負載數(shù)據(jù)；其中，該當前負載數(shù)據(jù)包括指令發(fā)射數(shù)量和數(shù)據(jù)訪問請求的數(shù)量。
[0099]在本實施例中，舉例來說，數(shù)據(jù)流可以為:“data cache access” ;指令流可以為:“instructions coming out of the core renaming stage，，。
[0100]步驟101b、從每個CPU的當前負載數(shù)據(jù)中獲取第一負載數(shù)據(jù)，該第一負載數(shù)據(jù)大于當前負載數(shù)據(jù)中除該第一負載數(shù)據(jù)的其他當前負載數(shù)據(jù)。
[0101]在本實施例中，該第一負載數(shù)據(jù)可以為指令發(fā)射數(shù)量或者數(shù)據(jù)訪問請求的數(shù)量。
[0102]圖3為本發(fā)明處理器的處理方法的又一個實施例的流程圖，如圖3所示，在上述圖1或圖2所示實施例的基礎上,步驟102的一種具體實現(xiàn)方式為:
[0103]步驟102a、從CPU的處理策略中，獲取與第一負載數(shù)據(jù)對應的第一上限；
[0104]步驟102b、在第一負載數(shù)據(jù)大于第一上限時，將第一上限次數(shù)加I ;
[0105]步驟102c、在第一上限次數(shù)大于或等于CPU的處理策略中的向上頻點對應的持續(xù)次數(shù)時，根據(jù)向上頻點，提高每個CPU的頻率；和/或，在第一上限次數(shù)大于或等于CPU的處理策略中的向上壓值對應的持續(xù)次數(shù)時，根據(jù)向上壓值，提高每個CPU的電壓。
[0106]優(yōu)選地，該方法還可以進一步包括:
[0107]步驟104、在第一上限次數(shù)大于或等于CPU的處理策略中的向上頻點對應的持續(xù)次數(shù)時，根據(jù)向上頻點，提高高速緩存的頻率；和/或，在第一上限次數(shù)大于或等于CPU的處理策略中的向上壓值對應的持續(xù)次數(shù)時，根據(jù)向上壓值，提高高速緩存的電壓。
[0108]進一步的，圖4為本發(fā)明處理器的處理方法的還一個實施例的流程圖，在上述圖1或圖2所示實施的基礎上，如圖4所示，步驟102的另一種具體實現(xiàn)方式為:
[0109]步驟102a、從CPU的處理策略中，獲取與第一負載數(shù)據(jù)對應的第一上限；
[0110]步驟102d、在第一負載數(shù)據(jù)小于或等于第一上限時，從CPU的處理策略中，獲取與第一負載數(shù)據(jù)對應的第一下限；
[0111]步驟102e、在第一負載數(shù)據(jù)小于第一下限時，將第一下限次數(shù)加I ;
[0112]步驟102f、在第一下限次數(shù)大于或等于CPU的處理策略中的向下頻點對應的持續(xù)次數(shù)時，根據(jù)向下頻點，降低每個CPU的頻率；和/或，在第一下限次數(shù)大于或等于CPU的處理策略中的向下壓值對應的持續(xù)次數(shù)時，根據(jù)向下壓值，降低每個CPU的電壓。
[0113]優(yōu)選地，該方法還可以進一步包括:
[0114]步驟105、在第一下限次數(shù)大于或等于CPU的處理策略中的向下頻點對應的持續(xù)次數(shù)時，根據(jù)向下頻點，降低高速緩存的頻率；和/或，在第一下限次數(shù)大于或等于CPU的處理策略中的向下壓值對應的持續(xù)次數(shù)時，根據(jù)向下壓值，降低高速緩存的電壓。
[0115]圖5為本發(fā)明處理器的處理方法的再一個實施例的流程圖，在上述圖1至圖5任一個實施例的基礎上，如圖5所示，步驟103的一種具體實現(xiàn)方式為:
[0116]步驟103a、從DDRC的處理策略中，獲取與數(shù)據(jù)負載對應的第二上限；
[0117]步驟103b、在數(shù)據(jù)負載大于所述第二上限時，將第二上限次數(shù)加I ;
[0118]步驟103c、在第二上限次數(shù)大于或等于DDRC的處理策略中的向上頻點對應的持續(xù)次數(shù)時，根據(jù)向上頻點，提高DDRC的頻率；和/或，在第二上限次數(shù)大于或等于DDRC的處理策略中的向上壓值對應的持續(xù)次數(shù)時，根據(jù)向上壓值，提高DDRC的電壓。
[0119]進一步的，圖6為本發(fā)明處理器的處理方法的另一個實施例的流程圖，在上述圖1至圖5任一個實施例的基礎上，如圖6所示，步驟103的另一種具體實現(xiàn)方式為:
[0120]步驟103a、從DDRC的處理策略中，獲取與數(shù)據(jù)負載對應的第二上限；
[0121]步驟103d、在數(shù)據(jù)負載小于或等于第二上限時，從DDRC的處理策略中，獲取與指令負載對應的第三上限；
[0122]步驟103e、在指令負載大于第三上限時，將第二上限次數(shù)加I ;
[0123]步驟103f、在第二上限次數(shù)大于或等于DDRC的處理策略中的向上頻點對應的持續(xù)次數(shù)時，根據(jù)向上頻點，提高DDRC的頻率；和/或，在第二上限次數(shù)大于或等于DDRC的處理策略中的向上壓值對應的持續(xù)次數(shù)時，根據(jù)向上壓值，提高DDRC的電壓。
[0124]更進一步的，圖7為本發(fā)明處理器的處理方法的又一個實施例的流程圖，在上述圖1至圖5任一個所示實施例的基礎上,如圖7所示,步驟103的又一種具體實現(xiàn)方式為:
[0125]步驟103a、從DDRC的處理策略中，獲取與數(shù)據(jù)負載對應的第二上限；
[0126]步驟103d、在數(shù)據(jù)負載小于或等于第二上限時，從DDRC的處理策略中，獲取與指令負載對應的第三上限；
[0127]步驟103g、在指令負載小于或等于第三上限時，從DDRC的處理策略中，獲取與數(shù)據(jù)負載對應的第二下限；
[0128]步驟103h、在數(shù)據(jù)負載小于或等于第二下限時，從DDRC的處理策略中，獲取與指令負載對應的第三下限；
[0129]步驟1031、在指令負載小于第三下限時，將第二下限次數(shù)加I ;
[0130]步驟103j、在第二下限次數(shù)大于或等于DDRC的處理策略中的向下頻點對應的持續(xù)次數(shù)時，根據(jù)向下頻點，降低DDRC的頻率；和/或，在第二下限次數(shù)大于或等于DDRC的處理策略中的向下壓值對應的持續(xù)次數(shù)時，根據(jù)向下壓值，降低DDRC的電壓。
[0131]舉例來說，圖8為本發(fā)明處理器的處理方法的還一個實施例的流程圖，如圖8所示，在上述圖1或圖2所示實施例的基礎上，以調(diào)頻為例，詳細介紹本實施例的技術方法，步驟102包括:
[0132]步驟201、從該CPU的處理策略中，獲取與該第一負載數(shù)據(jù)對應的第一上限。
[0133]步驟202、判斷該第一負載數(shù)據(jù)是否大于該第一上限，若大于，則執(zhí)行步驟203 ;若小于或等于，則執(zhí)行步驟207。
[0134]步驟203、將第一上限次數(shù)加I。
[0135]在本實施例中，初始時，第一上限次數(shù)為O。
[0136]步驟204、判斷第一上限次數(shù)是否大于或等于該CPU的處理策略中的向上頻點對應的持續(xù)次數(shù)；若大于或等于，則執(zhí)行步驟205 ;若小于，則結束。
[0137]步驟205、根據(jù)該向上頻點，提高每個CPU的頻率。
[0138]步驟206、將第一上限次數(shù)清零，結束。
[0139]步驟207、從該CPU的處理策略中，獲取與該第一負載數(shù)據(jù)對應的第一下限。
[0140]步驟208、判斷該第一負載數(shù)據(jù)是否小于該第一下限，若小于，則執(zhí)行步驟209 ;若大于或等于，則結束。[0141]步驟209、將第一下限次數(shù)加I。
[0142]在本實施例中，初始時，該第一下限次數(shù)為O。
[0143]步驟210、判斷第一下限次數(shù)是否大于或等于該CPU的處理策略中的向下頻點對應的持續(xù)次數(shù)；若大于或等于，則執(zhí)行步驟211 ;若小于，則結束。
[0144]步驟211、根據(jù)該向下頻點，降低每個CPU的頻率。
[0145]步驟212、將該第一下限次數(shù)清零，結束。
[0146]舉例來說，圖9為本發(fā)明處理器的處理方法的再一個實施例的流程圖，在上述圖1所示實施例的基礎上，以調(diào)頻為例，詳細介紹本實施例的技術方案，如圖9所示,步驟103包括:
[0147]步驟301、獲取DDRC的數(shù)據(jù)負載和指令負載。
[0148]步驟302、從該DDRC的動態(tài)調(diào)頻策略中，獲取與該數(shù)據(jù)負載對應的第二上限。
[0149]步驟303、判斷該數(shù)據(jù)負載是否大于該第二上限，若大于，則執(zhí)行步驟304;若小于或等于，則執(zhí)行步驟308。
[0150]步驟304、將第二上限次數(shù)加I。
[0151]在本實施例中，初始時，該第二上限次數(shù)為O。
[0152]步驟305、判斷該第二上限次數(shù)是否大于或等于該DDRC的處理策略中的向上頻點對應的持續(xù)次數(shù)；若大于或等于，則執(zhí)行步驟306 ;若小于，則結束。
[0153]步驟306、根據(jù)該向上頻點，提高該DDRC的頻率。
[0154]步驟307、將第二上限次數(shù)清零，結束。
[0155]步驟308、從該DDRC的處理策略中，獲取與該指令負載對應的第三上限。
[0156]步驟309、判斷該指令負載是否大于該第三上限，若大于，則執(zhí)行步驟304 ;若小于或等于，則執(zhí)行步驟310。
[0157]步驟310、從該DDRC的處理策略中，獲取與該數(shù)據(jù)負載對應的第二下限。
[0158]步驟311、判斷該數(shù)據(jù)負載是否小于或等于該第二下限，若小于或等于，則執(zhí)行步驟312 ;若大于，則結束。
[0159]步驟312、從該DDRC的處理策略中，獲取與該指令負載對應的第三下限。
[0160]步驟313、判斷該指令負載是否小于第三下限，若小于，則執(zhí)行步驟314;若大于或等于，則結束。
[0161]步驟314、將第二下限次數(shù)加I。
[0162]步驟315、判斷該第二下限次數(shù)是否大于或等于該DDRC的處理策略中的向下頻點對應的持續(xù)時間，若大于或等于，則執(zhí)行步驟316 ;若小于，則結束。
[0163]步驟316、根據(jù)該向下頻點，降低該DDRC的頻率。
[0164]步驟317、將第二下限次數(shù)清零。
[0165]圖10為本發(fā)明處理器的處理裝置的一個實施例的結構示意圖，如圖10所示，該裝置包括:獲取模塊11、CPU處理模塊12和DDRC處理模塊13 ;其中，獲取模塊11用于獲取每個CPU的當前負載數(shù)據(jù)，并從每個CPU的當前負載數(shù)據(jù)中獲取第一負載數(shù)據(jù)，該第一負載數(shù)據(jù)大于當前負載數(shù)據(jù)中除該第一負載數(shù)據(jù)的其他當前負載數(shù)據(jù)；(PU處理模塊12用于根據(jù)獲取模塊11獲取到的第一負載數(shù)據(jù)以及預先配置的CPU的處理策略，對每個CPU進行動態(tài)調(diào)頻和/或調(diào)壓處理；獲取模塊11還用于獲取DDRC的數(shù)據(jù)負載和指令負載；DDRC處理模塊13用于根據(jù)獲取模塊11獲取到的該數(shù)據(jù)負載和指令負載以及預先配置的DDRC的處理策略，對DDRC進行動態(tài)調(diào)頻和/或調(diào)壓處理。
[0166]本實施例的處理器的處理裝置可以執(zhí)行圖1所示方法實施例的基礎方案，其實現(xiàn)原理相類似，此處不再贅述。
[0167]在本實施例中，通過從獲取到的每個CPU的當前負載數(shù)據(jù)中獲取第一負載數(shù)據(jù)，并根據(jù)該第一負載數(shù)據(jù)以及預先配置的CPU的處理策略，對每個CPU進行調(diào)頻和/或調(diào)壓處理；另外，獲取DDRC的數(shù)據(jù)負載和指令負載，并根據(jù)該數(shù)據(jù)負載、指令負載以及預先配置的DDRC的處理策略，對該DDRC進行調(diào)頻和/或調(diào)壓處理；由于可以并行對CPU進行調(diào)頻和/或調(diào)壓處理和對DDRC進行調(diào)頻和/或調(diào)壓處理，從而有效地提高了處理器的調(diào)頻和/或調(diào)壓處理效率。
[0168]優(yōu)選地，獲取模塊11具體用于對于每個CPU，分別采集CPU的當前數(shù)據(jù)流和指令流對應的計數(shù)器的值，并根據(jù)CPU的當前數(shù)據(jù)流和指令流對應的計數(shù)器的值，獲取CPU的當前負載數(shù)據(jù)；其中，當前負載數(shù)據(jù)包括指令發(fā)射數(shù)量和數(shù)據(jù)訪問請求的數(shù)量。
[0169]圖11為本發(fā)明處理器的處理裝置的另一個實施例的結構示意圖，在上述圖10所示實施例的基礎上，如圖11所示，CPU處理模塊12包括:上限獲取單元121、判斷單元122、計數(shù)單元123和CPU處理單元124 ;其中，上限獲取單元121用于從CPU的處理策略中，獲取與第一負載數(shù)據(jù)對應的第一上限；判斷單元122用于判斷第一負載數(shù)據(jù)是否大于上限獲取單元121獲取的第一上限；計數(shù)單元123用于在判斷單元122判斷出第一負載數(shù)據(jù)大于第一上限，將第一上限次數(shù)加I ;判斷單元122還用于判斷計數(shù)單元123計數(shù)得到的第一上限次數(shù)是否大于或等于CPU處理策略中的向上頻點對應的持續(xù)次數(shù)；和/或，第一上限次數(shù)是否大于或等于CPU的處理策略中的向上壓值對應的持續(xù)次數(shù)；CPU處理單元124用于在判斷單元122判斷出第一上限次數(shù)大于或等于CPU的處理策略中的向上頻點對應的持續(xù)次數(shù)時，根據(jù)向上頻點，提高每個(PU的頻率；和/或，在判斷單元122判斷出第一上限次數(shù)大于或等于CPU的處理策略中的向上壓值對應的持續(xù)次數(shù)時，根據(jù)向上壓值，提高每個CPU的電壓。
[0170]進一步的，該裝置還可以包括:高速緩存處理模塊14用于在判斷單元122判斷出第一上限次數(shù)大于或等于CPU的處理策略中的向上頻點對應的持續(xù)次數(shù)時，根據(jù)向上頻點，提高高速緩存的頻率；和/或，在判斷單元判斷出第一上限次數(shù)大于或等于CPU的處理策略中的向上壓值對應的持續(xù)次數(shù)時，根據(jù)向上壓值，提高高速緩存的電壓。
[0171]更進一步的，該CPU處理模塊12還包括:下限獲取單元125，用于在判斷單元122判斷出第一負載數(shù)據(jù)小于或等于第一上限時，從CPU的處理策略中，獲取與第一負載數(shù)據(jù)對應的第一下限；
[0172]則計數(shù)單元123還用于在判斷單元122判斷出第一負載數(shù)據(jù)小于下限獲取單元125獲取到的第一下限時，將第一下限次數(shù)加I ;判斷單元122還用于判斷計數(shù)單元123計數(shù)得到的第一下限次數(shù)是否大于或等于CPU的處理策略中的向下頻點對應的持續(xù)次數(shù)；和/或，第一下限次數(shù)是否大于或等于CPU的處理策略中的向下壓值對應的持續(xù)次數(shù)；CPU處理單元124還用于在判斷單元122判斷出第一下限次數(shù)大于或等于CPU的處理策略中的向下頻點對應的持續(xù)次數(shù)時，根據(jù)向下頻點，降低每個CPU的頻率；和/或，在判斷單元122判斷出第一下限次數(shù)大于或等于CPU的處理策略中的向下壓值對應的持續(xù)次數(shù)時，根據(jù)向下壓值，降低每個CPU的電壓。
[0173]更進一步的，高速緩存處理模塊14還用于在判斷單元122判斷出第一下限次數(shù)大于或等于CPU的處理策略中的向下頻點對應的持續(xù)次數(shù)時，根據(jù)向下頻點，降低高速緩存的頻率；和/或，在判斷單元122判斷出第一下限次數(shù)大于或等于CPU的處理策略中的向下壓值對應的持續(xù)次數(shù)時，根據(jù)向下壓值，降低高速緩存的電壓。
[0174]圖12為本發(fā)明處理器的處理裝置的又一個實施例的結構示意圖，在上述圖10或圖11所示實施例的基礎上，如圖12所示，DDRC處理模塊13包括:上限獲取單元131、判斷單元132、計數(shù)單元133和DDRC處理單元134 ;其中，上限獲取單元131用于從DDRC的處理策略中，獲取與獲取模塊11獲取到的數(shù)據(jù)負載對應的第二上限；判斷單元132用于判斷數(shù)據(jù)負載是否大于上限獲取單元131獲取到的第二上限；計數(shù)單元133用于在判斷單元132判斷出數(shù)據(jù)負載大于所述第二上限時，將第二上限次數(shù)加I ;判斷單元132還用于判斷計數(shù)單元133計數(shù)得到的第二上限次數(shù)是否大于或等于DDRC的處理策略中的向上頻點對應的持續(xù)次數(shù)；和/或，第二上限次數(shù)是否大于或等于DDRC的處理策略中的向上壓值對應的持續(xù)次數(shù)；DDRC處理單元134用于在判斷單元132判斷出第二上限次數(shù)大于或等于DDRC的處理策略中的向上頻點對應的持續(xù)次數(shù)時，根據(jù)向上頻點，提高DDRC的頻率；和/或，在判斷單元132判斷出第二上限次數(shù)大于或等于DDRC的處理策略中的向上壓值對應的持續(xù)次數(shù)時，根據(jù)向上壓值，提高DDRC的電壓。
[0175]進一步的，上限獲取單元131還用于在判斷單元132判斷出數(shù)據(jù)負載小于或等于第二上限時，從DDRC的處理策略中，獲取與指令負載對應的第三上限；判斷單元132還用于判斷指令負載是否大于所述第三上限；計數(shù)單元133還用于在判斷單元132判斷出指令負載大于第三上限時，將第二上限次數(shù)加I ;判斷單元132還用于判斷第二上限次數(shù)是否大于或等于DDRC的處理策略中的向上頻點對應的持續(xù)次數(shù)；和/或，第二上限次數(shù)是否大于或等于DDRC的處理策略中的向上壓值對應的持續(xù)次數(shù)；DDRC處理單元134還用于在判斷單元132判斷出第二上限次數(shù)大于或等于DDRC的處理策略中的向上頻點對應的持續(xù)次數(shù)時，根據(jù)向上頻點，提高DDRC的頻率；和/或，在判斷單元132判斷出第二上限次數(shù)大于或等于DDRC的處理策略中的向上壓值對應的持續(xù)次數(shù)時，根據(jù)向上壓值，提高DDRC的電壓。
[0176]更進一步的，DDRC處理模塊還包括:下限獲取單元135用于在判斷單元132判斷出指令負載小于或等于第三上限時，從DDRC的處理策略中，獲取與數(shù)據(jù)負載對應的第二下限；判斷單元132還用于判斷數(shù)據(jù)負載是否小于或等于下限單元135獲取到的第二下限；下限獲取單元135還用于在判斷單元132判斷出數(shù)據(jù)負載小于或等于第二下限時，從DDRC的處理策略中，獲取與指令負載對應的第三下限；判斷單元132用于判斷指令負載是否小于第三下限；計數(shù)單元133還用于在判斷單元132判斷出指令負載小于第三下限時，將第二下限次數(shù)加I ;判斷單元132還用于判斷第二下限次數(shù)是否大于或等于所述述DDRC的處理策略中的向下頻點對應的持續(xù)次數(shù)；和/或，所述第二下限次數(shù)是否大于或等于DDRC的處理策略中的向下壓值對應的持續(xù)次數(shù)；DDRC處理單元134還用于在判斷單元132判斷出第二下限次數(shù)大于或等于DDRC的處理策略中的向下頻點對應的持續(xù)次數(shù)時，根據(jù)向下頻點，降低DDRC的頻率；和/或，在判斷單元132判斷出第二下限次數(shù)大于或等于DDRC的處理策略中的向下壓值對應的持續(xù)次數(shù)時，根據(jù)向下壓值，降低DDRC的電壓。
[0177]本領域普通技術人員可以理解:實現(xiàn)上述各方法實施例的全部或部分步驟可以通過程序指令相關的硬件來完成。前述的程序可以存儲于一計算機可讀取存儲介質中。該程序在執(zhí)行時，執(zhí)行包括上述各方法實施例的步驟；而前述的存儲介質包括:ROM、RAM、磁碟或者光盤等各種可以存儲程序代碼的介質。
[0178]最后應說明的是:以上各實施例僅用以說明本發(fā)明的技術方案，而非對其限制；盡管參照前述各實施例對本發(fā)明進行了詳細的說明，本領域的普通技術人員應當理解:其依然可以對前述各實施例所記載的技術方案進行修改，或者對其中部分或者全部技術特征進行等同替換；而這些修改或者替換，并不使相應技術方案的本質脫離本發(fā)明各實施例技術方案的范圍。
【權利要求】
1.一種處理器的處理方法，其特征在于，包括: 獲取每個CPU的當前負載數(shù)據(jù)，并從所述每個CPU的當前負載數(shù)據(jù)中獲取第一負載數(shù)據(jù)，所述第一負載數(shù)據(jù)大于所述當前負載數(shù)據(jù)中除所述第一負載數(shù)據(jù)的其他當前負載數(shù)據(jù)； 根據(jù)所述第一負載數(shù)據(jù)以及預先配置的CPU的處理策略，對所述每個CPU進行動態(tài)調(diào)頻和/或調(diào)壓處理； 獲取DDRC的數(shù)據(jù)負載和指令負載，并根據(jù)所述數(shù)據(jù)負載、指令負載以及預先配置的DDRC的處理策略，對所述DDRC進行動態(tài)調(diào)頻和/或調(diào)壓處理。
2.根據(jù)權利要求1所述的處理器的處理方法，其特征在于，所述獲取每個CPU的當前負載數(shù)據(jù)，包括: 對于所述每個CPU，分別采集所述CPU的當前數(shù)據(jù)流和指令流對應的計數(shù)器的值，并根據(jù)所述CPU的當前數(shù)據(jù)流和指令流對應的計數(shù)器的值，獲取所述CPU的當前負載數(shù)據(jù)； 其中，所述當前負載數(shù)據(jù)包括指令發(fā)射數(shù)量和數(shù)據(jù)訪問請求的數(shù)量。
3.根據(jù)權利要求1或2所述的處理器的處理方法，其特征在于，所述根據(jù)所述第一負載數(shù)據(jù)以及預先配置的CPU的處理策略，對所述每個CPU進行動態(tài)調(diào)頻和/或調(diào)壓處理，包括: 從所述CPU的處理策略中，獲取與所述第一負載數(shù)據(jù)對應的第一上限； 在所述第一負載數(shù)據(jù)大于所述第一上限時，將第一上限次數(shù)加I; 在所述第一上限次數(shù)大于或等于所述CPU的處理策略中的向上頻點對應的持續(xù)次數(shù)時，根據(jù)所述向上頻點，提高所述每個CPU的頻率；和/或，在所述第一上限次數(shù)大于或等于所述CPU的處理策略中的向上壓值對應的持續(xù)次數(shù)時，根據(jù)所述向上壓值，提高所述每個CPU的電壓。
4.根據(jù)權利要求3所述的處理器的處理方法，其特征在于，還包括: 在所述第一上限次數(shù)大于或等于所述CPU的處理策略中的向上頻點對應的持續(xù)次數(shù)時，根據(jù)所述向上頻點，提高所述高速緩存的頻率；和/或，在所述第一上限次數(shù)大于或等于所述CPU的處理策略中的向上壓值對應的持續(xù)次數(shù)時，根據(jù)所述向上壓值，提高所述高速緩存的電壓。
5.根據(jù)權利要求3所述的處理器的處理方法，其特征在于，還包括: 在所述第一負載數(shù)據(jù)小于或等于所述第一上限時，從所述CPU的處理策略中，獲取與所述第一負載數(shù)據(jù)對應的第一下限； 在所述第一負載數(shù)據(jù)小于所述第一下限時，將第一下限次數(shù)加I; 在所述第一下限次數(shù)大于或等于所述CPU的處理策略中的向下頻點對應的持續(xù)次數(shù)時，根據(jù)所述向下頻點，降低所述每個CPU的頻率；和/或，在所述第一下限次數(shù)大于或等于所述CPU的處理策略中的向下壓值對應的持續(xù)次數(shù)時，根據(jù)所述向下壓值，降低所述每個CPU的電壓。
6.根據(jù)權利要求5所述的處理器的處理方法，其特征在于，還包括: 在所述第一下限次數(shù)大于或等于所述CPU的處理策略中的向下頻點對應的持續(xù)次數(shù)時，根據(jù)所述向下頻點，降低高速緩存的頻率；和/或，在所述第一下限次數(shù)大于或等于所述CPU的處理策略中的向下壓值對應的持續(xù)次數(shù)時，根據(jù)所述向下壓值，降低所述高速緩存的電壓。
7.根據(jù)權利要求1所述的處理器的處理方法，其特征在于，所述根據(jù)所述數(shù)據(jù)負載、指令負載以及預先配置的DDRC的處理策略，對所述DDRC進行動態(tài)調(diào)頻和/或調(diào)壓處理，包括: 從所述DDRC的處理策略中，獲取與所述數(shù)據(jù)負載對應的第二上限； 在所述數(shù)據(jù)負載大于所述第二上限時，將第二上限次數(shù)加I ; 在所述第二上限次數(shù)大于或等于所述DDRC的處理策略中的向上頻點對應的持續(xù)次數(shù)時，根據(jù)所述向上頻點，提高所述DDRC的頻率；和/或，在所述第二上限次數(shù)大于或等于所述DDRC的處理策略中的向上壓值對應的持續(xù)次數(shù)時，根據(jù)所述向上壓值，提高所述DDRC的電壓。
8.根據(jù)權利要求7所述的處理器的處理方法，其特征在于，還包括: 在所述數(shù)據(jù)負載小于或等于所述第二上限時，從所述DDRC的處理策略中，獲取與所述指令負載對應的第三上限； 在所述指令負載大于所述第三上限時，將所述第二上限次數(shù)加I ; 在所述第二上限次數(shù)大于或等于所述DDRC的處理策略中的向上頻點對應的持續(xù)次數(shù)時，根據(jù)所述向上頻點，提高所述DDRC的頻率；和/或，在所述第二上限次數(shù)大于或等于所述DDRC的處理策略中的向 上壓值對應的持續(xù)次數(shù)時，根據(jù)所述向上壓值，提高所述DDRC的電壓。
9.根據(jù)權利要求8所述的處理器的處理方法，其特征在于，還包括: 在所述指令負載小于或等于所述第三上限時，從所述DDRC的處理策略中，獲取與所述數(shù)據(jù)負載對應的第二下限； 在所述數(shù)據(jù)負載小于或等于所述第二下限時，從所述DDRC的處理策略中，獲取與所述指令負載對應的第三下限； 在所述指令負載小于所述第三下限時，將第二下限次數(shù)加I ; 在所述第二下限次數(shù)大于或等于所述DDRC的處理策略中的向下頻點對應的持續(xù)次數(shù)時，根據(jù)所述向下頻點，降低所述DDRC的頻率；和/或，在所述第二下限次數(shù)大于或等于所述DDRC的處理策略中的向下壓值對應的持續(xù)次數(shù)時，根據(jù)所述向下壓值，降低所述DDRC的電壓。
10.一種處理器的處理裝置，其特征在于，包括: 獲取模塊，用于獲取每個CPU的當前負載數(shù)據(jù)，并從所述每個CPU的當前負載數(shù)據(jù)中獲取第一負載數(shù)據(jù)，所述第一負載數(shù)據(jù)大于所述當前負載數(shù)據(jù)中除所述第一負載數(shù)據(jù)的其他當前負載數(shù)據(jù)； CPU處理模塊，用于根據(jù)所述獲取模塊獲取到的所述第一負載數(shù)據(jù)以及預先配置的CPU的處理策略，對所述每個CPU進行動態(tài)調(diào)頻和/或調(diào)壓處理； 所述獲取模塊還用于獲取DDRC的數(shù)據(jù)負載和指令負載； DDRC處理模塊，用于根據(jù)所述獲取模塊獲取到的所述數(shù)據(jù)負載和指令負載以及預先配置的DDRC的處理策略，對所述DDRC進行動態(tài)調(diào)頻和/或調(diào)壓處理。
11.根據(jù)權利要求10所述的處理器的處理裝置，其特征在于，所述獲取模塊具體用于對于所述每個CPU，分別采集所述CPU的當前數(shù)據(jù)流和指令流對應的計數(shù)器的值，并根據(jù)所述CPU的當前數(shù)據(jù)流和指令流對應的計數(shù)器的值，獲取所述CPU的當前負載數(shù)據(jù)； 其中，所述當前負載數(shù)據(jù)包括指令發(fā)射數(shù)量和數(shù)據(jù)訪問請求的數(shù)量。
12.根據(jù)權利要求10或11所述的處理器的處理裝置，其特征在于，所述CPU處理模塊包括: 上限獲取單元，用于從所述CPU的處理策略中，獲取與所述第一負載數(shù)據(jù)對應的第一上限； 判斷單元，用于判斷所述第一負載數(shù)據(jù)是否大于所述上限獲取單元獲取的所述第一上限； 計數(shù)單元，用于在所述判斷單元判斷出所述第一負載數(shù)據(jù)大于所述第一上限，將第一上限次數(shù)加I ; 所述判斷單元還用于判斷所述計數(shù)單元計數(shù)得到的所述第一上限次數(shù)是否大于或等于所述CPU處理策略中的向上頻點對應的持續(xù)次數(shù)；和/或，所述第一上限次數(shù)是否大于或等于所述CPU的處理策略中的向上壓值對應的持續(xù)次數(shù)； CPU處理單元，用于在所述判斷單元判斷出所述第一上限次數(shù)大于或等于所述CPU的處理策略中的向上頻點對應的持續(xù)次數(shù)時，根據(jù)所述向上頻點，提高所述每個CPU的頻率；和/或，在所述判斷單元判斷 出所述第一上限次數(shù)大于或等于所述CPU的處理策略中的向上壓值對應的持續(xù)次數(shù)時，根據(jù)所述向上壓值，提高所述每個CPU的電壓。
13.根據(jù)權利要求12所述的處理器的處理裝置，其特征在于，還包括: 高速緩存處理模塊，用于在所述判斷單元判斷出所述第一上限次數(shù)大于或等于所述CPU的處理策略中的向上頻點對應的持續(xù)次數(shù)時，根據(jù)所述向上頻點，提高所述高速緩存的頻率；和/或，在所述判斷單元判斷出所述第一上限次數(shù)大于或等于所述CPU的處理策略中的向上壓值對應的持續(xù)次數(shù)時，根據(jù)所述向上壓值，提高所述高速緩存的電壓。
14.根據(jù)權利要求12或13所述的處理器的處理裝置，其特征在于，所述CPU處理模塊還包括: 下限獲取單元，用于在所述判斷單元判斷出所述第一負載數(shù)據(jù)小于或等于所述第一上限時，從所述CPU的處理策略中，獲取與所述第一負載數(shù)據(jù)對應的第一下限； 所述計數(shù)單元還用于在所述判斷單元判斷出所述第一負載數(shù)據(jù)小于所述下限獲取單元獲取到的所述第一下限時，將第一下限次數(shù)加I; 所述判斷單元還用于判斷所述計數(shù)單元計數(shù)得到的所述第一下限次數(shù)是否大于或等于所述CPU的處理策略中的向下頻點對應的持續(xù)次數(shù)；和/或，所述第一下限次數(shù)是否大于或等于所述CPU的處理策略中的向下壓值對應的持續(xù)次數(shù)； 所述CPU處理單元還用于在所述判斷單元判斷出所述第一下限次數(shù)大于或等于所述CPU的處理策略中的向下頻點對應的持續(xù)次數(shù)時,根據(jù)所述向下頻點，降低所述每個CPU的頻率；和/或，在所述判斷單元判斷出所述第一下限次數(shù)大于或等于所述CPU的處理策略中的向下壓值對應的持續(xù)次數(shù)時，根據(jù)所述向下壓值，降低所述每個CPU的電壓。
15.根據(jù)權利要求14所述的處理器的處理裝置，其特征在于，所述高速緩存處理裝置還用于在所述判斷單元判斷出所述第一下限次數(shù)大于或等于所述CPU的處理策略中的向下頻點對應的持續(xù)次數(shù)時，根據(jù)所述向下頻點，降低高速緩存的頻率；和/或，在所述判斷單元判斷出所述第一下限次數(shù)大于或等于所述CPU的處理策略中的向下壓值對應的持續(xù)次數(shù)時，根據(jù)所述向下壓值，降低高速緩存的電壓。
16.根據(jù)權利要求10所述的處理器的處理裝置，其特征在于，所述DDRC處理模塊包括: 上限獲取單元，用于從所述DDRC的處理策略中，獲取與所述獲取模塊獲取到的所述數(shù)據(jù)負載對應的第二上限； 判斷單元，用于判斷所述數(shù)據(jù)負載是否大于所述上限獲取單元獲取到的所述第二上限； 計數(shù)單元，用于在所述判斷單元判斷出所述數(shù)據(jù)負載大于所述第二上限時，將第二上限次數(shù)加I ; 所述判斷單元還用于判斷所述計數(shù)單元計數(shù)得到的所述第二上限次數(shù)是否大于或等于所述DDRC的處理策略中的向上頻點對應的持續(xù)次數(shù)；和/或，所述第二上限次數(shù)是否大于或等于所述DDRC的處理策略中的向上壓值對應的持續(xù)次數(shù)； DDRC處理單元，用于在所述判斷單元判斷出所述第二上限次數(shù)大于或等于所述DDRC的處理策略中的向上頻點對應的持續(xù)次數(shù)時，根據(jù)所述向上頻點，提高所述DDRC的頻率；和/或，在所述判斷單元判斷出所述第二上限次數(shù)大于或等于所述DDRC的處理策略中的向上壓值對應的持續(xù)次數(shù)時， 根據(jù)所述向上壓值，提高所述DDRC的電壓。
17.根據(jù)權利要求16所述的處理器的處理裝置，其特征在于，所述上限獲取單元還用于在所述判斷單元判斷出所述數(shù)據(jù)負載小于或等于所述第二上限時，從所述DDRC的處理策略中，獲取與所述指令負載對應的第三上限； 所述判斷單元還用于判斷所述指令負載是否大于所述第三上限； 所述計數(shù)單元還用于在所述判斷單元判斷出所述指令負載大于所述第三上限時，將所述第二上限次數(shù)加I ; 所述判斷單元還用于判斷所述第二上限次數(shù)是否大于或等于所述DDRC的處理策略中的向上頻點對應的持續(xù)次數(shù)；和/或，所述第二上限次數(shù)是否大于或等于所述DDRC的處理策略中的向上壓值對應的持續(xù)次數(shù)； 所述DDRC處理單元還用于在所述判斷單元判斷出所述第二上限次數(shù)大于或等于所述DDRC的處理策略中的向上頻點對應的持續(xù)次數(shù)時，根據(jù)所述向上頻點，提高所述DDRC的頻率；和/或，在所述判斷單元判斷出所述第二上限次數(shù)大于或等于所述DDRC的處理策略中的向上壓值對應的持續(xù)次數(shù)時，根據(jù)所述向上壓值，提高所述DDRC的電壓。
18.根據(jù)權利要求17所述的處理器的處理裝置，其特征在于，所述DDRC處理模塊還包括: 下限獲取單元，用于在所述判斷單元判斷出所述指令負載小于或等于所述第三上限時，從所述DDRC的處理策略中，獲取與所述數(shù)據(jù)負載對應的第二下限； 所述判斷單元還用于判斷所述數(shù)據(jù)負載是否小于或等于所述下限單元獲取到的所述第二下限； 所述下限獲取單元還用于在所述判斷單元判斷出所述數(shù)據(jù)負載小于或等于所述第二下限時，從所述DDRC的處理策略中，獲取與所述指令負載對應的第三下限； 所述判斷單元用于判斷所述指令負載是否小于所述第三下限； 所述計數(shù)單元還用于在所述判斷單元判斷出所述指令負載小于所述第三下限時，將第二下限次數(shù)加I ; 所述判斷單元還用于判斷所述第二下限次數(shù)是否大于或等于所述DDRC的處理策略中的向下頻點對應的持續(xù)次數(shù)；和/或，所述第二下限次數(shù)是否大于或等于所述DDRC的處理策略中的向下壓值對應的持續(xù)次數(shù)； 所述DDRC處理單元還用于在所述判斷單元判斷出所述第二下限次數(shù)大于或等于所述述DDRC的處理策略中的向下頻點對應的持續(xù)次數(shù)時，根據(jù)所述向下頻點，降低所述DDRC的頻率；和/或，在所述判斷單元判斷出所述第二下限次數(shù)大于或等于所述DDRC的處理策略中的向下壓值對應的持續(xù)次數(shù)時，根據(jù)所述向下壓值，降低所述DDRC的電壓。
【文檔編號】G06F9/50GK103544062SQ201210241077
【公開日】2014年1月29日 申請日期:2012年7月12日 優(yōu)先權日:2012年7月12日
【發(fā)明者】郭獻成, 李陽 申請人:華為技術有限公司