專利名稱：多cpu高速通訊裝置的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及一種多CPU高速通訊裝置。
背景技術(shù)：
目前的嵌入式設(shè)備，尤其工業(yè)系統(tǒng)用的監(jiān)控設(shè)備，由于數(shù)據(jù)采集和運(yùn)算處理數(shù)據(jù)量大，運(yùn)算速度要求高，一般多采用多CPU協(xié)同處理，多CPU系統(tǒng)中，CPU間的數(shù)據(jù)交換是必不可少的，然而對于實時性要求較高的系統(tǒng)，往往在CPU之間的數(shù)據(jù)傳輸上受到限制。目前的CPU芯片提供的CPU之間的通信一般是串行通信，傳輸速度一般被限制在十幾兆比特或幾十兆比特，在數(shù)據(jù)量大的情況下無法有效滿足系統(tǒng)需要。

實用新型內(nèi)容根據(jù)以上現(xiàn)有技術(shù)中的不足，本實用新型要解決的技術(shù)問題是提供一種可以克服上述缺陷的多CPU高速通訊裝置，大大提高傳輸速度，提高多CPU之間的傳輸效率。本實用新型解決其技術(shù)問題所采用的技術(shù)方案是一種多CPU高速通訊裝置，包括主CPU和協(xié)同CPU，其特征在于還包括多路復(fù)用器、SRAM和譯碼器，主CPU和協(xié)同CPU與 SRAM的數(shù)據(jù)總線、地址總線、讀信號/0E、寫信號/WE分別相連，主CPU和協(xié)同CPU的片選信號/CE通過多路復(fù)用器分別于SRAM的片選信號/CE相連，協(xié)同CPU通過譯碼器連接主CPU 的GPIO引腳的A、B、C。所述的多路復(fù)用器為74HCT151芯片。所述的譯碼器為74HCT138芯片。本實用新型所具有的有益效果是結(jié)構(gòu)簡單、設(shè)計合理，主CPU和協(xié)同CPU通過 SRAM進(jìn)行數(shù)據(jù)交換，加大通訊的信息量，提高系統(tǒng)的執(zhí)行速度，滿足多CPU之間的數(shù)據(jù)通訊需要。

圖1是本實用新型電氣原理圖；圖中U1為主CPU ；U2為協(xié)同CPUl ；U7為協(xié)同CPU7。
具體實施方式
以下結(jié)合附圖對本實用新型的實施例做進(jìn)一步描述如圖1所示，一種多CPU高速通訊裝置，包括主CPU和協(xié)同CPUl 協(xié)同CPU7，還包括多路復(fù)用器、SRAM和譯碼器，主CPU和協(xié)同CPUl 協(xié)同CPU7與SRAM的數(shù)據(jù)總線、地址總線、讀信號/0E、寫信號/WE分別相連，主CPUl和協(xié)同CPUl 協(xié)同CPU7的片選信號/ CE通過多路復(fù)用器分別于SRAM的片選信號/CE相連，協(xié)同CPU通過譯碼器連接主CPUl的 GPIO引腳的A、B、C。多路復(fù)用器為74HCT151芯片。譯碼器為74HCT138芯片。每個協(xié)同CPU都有一個SELECT信號，通過譯碼器74HCT138連接到主CPU 1的GPIO引腳A、B、C，可以被主CPUl選擇使能。即在主CPUl選定某一片協(xié)同CPU的同時，將此協(xié)同 CPU的片選信號/CE連接到SRAM的片選信號/CE，使SRAM接受協(xié)同CPU的控制，并且給此協(xié)同CPU發(fā)送一個使能信號，告訴協(xié)同CPU現(xiàn)在具有操作SRAM的權(quán)限。 工作過程如下所述主CPU和各個協(xié)同CPU各自在自己的外部RAM地址空間中定義一個緩沖區(qū)分配好地址和大小，各個CPU自己定義的緩沖區(qū)地址同時指向SRAM的同一個地址。多個CPU之間的數(shù)據(jù)交換工作，實際上就是各個CPU讀寫自己的外部SRAM的過程。 比如主CPU負(fù)責(zé)數(shù)據(jù)采集任務(wù)，在處理完數(shù)據(jù)后，首先通過GPIO引腳A、B、C選擇通道0，使主CPU自己的片選信號/CE連接到SRAM的片選信號/CE，然后對自己定義到外部RAM的緩沖區(qū)執(zhí)行寫操作，將數(shù)據(jù)寫入到SRAM中。執(zhí)行完此操作后，將GPIO引腳A、B、C配置為通道1，將協(xié)同CPUl的片選信號/CE連接到外部SRAM的片選引腳，其他CPU的片選信號失效， 同時通過譯碼器74HCT138給協(xié)同CPUl —個選定信號，通知協(xié)同CPUl可以操作外部SRAM， 協(xié)同CPUl通過訪問自己定義到外部RAM的緩沖區(qū)執(zhí)行讀操作，提取數(shù)據(jù)進(jìn)行處理。依次類推，整個系統(tǒng)可以根據(jù)自己的運(yùn)行策略，實現(xiàn)多個CPU之間的大容量數(shù)據(jù)的高速交換。本裝置中使用譯碼器以減少信號線的使用量用于協(xié)同CPU通知主CPU自己已經(jīng)完成對外部SRAM 的訪問，將控制權(quán)交回給主CPU，加快系統(tǒng)的執(zhí)行速度。
權(quán)利要求1.一種多CPU高速通訊裝置，包括主CPU和協(xié)同CPU，其特征在于還包括多路復(fù)用器、 SRAM和譯碼器，主CPU和協(xié)同CPU與SRAM的數(shù)據(jù)總線、地址總線、讀信號/0E、寫信號/WE 分別相連，主CPU和協(xié)同CPU的片選信號/CE通過多路復(fù)用器分別于SRAM的片選信號/CE 相連，協(xié)同CPU通過譯碼器連接主CPU的GPIO引腳的A、B、C。
2.根據(jù)權(quán)利要求1所述的多CPU高速通訊裝置，其特征在于所述的多路復(fù)用器為 74HCT151 芯片。
3.根據(jù)權(quán)利要求1所述的多CPU高速通訊裝置，其特征在于所述的譯碼器為 74HCT138 芯片。
專利摘要本實用新型涉及一種多CPU高速通訊裝置。所述的多CPU高速通訊裝置，包括主CPU和協(xié)同CPU，其特征在于還包括多路復(fù)用器、SRAM和譯碼器，主CPU和協(xié)同CPU與SRAM的數(shù)據(jù)總線、地址總線、讀信號/OE、寫信號/WE分別相連，主CPU和協(xié)同CPU的片選信號/CE通過多路復(fù)用器分別于SRAM的片選信號/CE相連，協(xié)同CPU通過譯碼器連接主CPU的GPIO引腳的A、B、C。其結(jié)構(gòu)簡單、設(shè)計合理，主CPU和協(xié)同CPU通過SRAM進(jìn)行數(shù)據(jù)交換，加大通訊的信息量，提高系統(tǒng)的執(zhí)行速度，滿足多CPU之間的數(shù)據(jù)通訊需要。
文檔編號G06F15/163GK202267964SQ201120363340
公開日2012年6月6日 申請日期2011年9月26日 優(yōu)先權(quán)日2011年9月26日
發(fā)明者劉海龍, 文剛, 欒慶宏, 陳津 申請人:淄博康潤電氣有限公司