專利名稱：一種實現(xiàn)主芯片與擴展芯片通信的系統(tǒng)及方法
技術(shù)領(lǐng)域：
本發(fā)明涉及現(xiàn)代微處理器及其應(yīng)用系統(tǒng)的設(shè)計，尤其涉及實現(xiàn)微處理器主芯片及擴展芯片通信的系統(tǒng)及方法。
背景技術(shù)：
隨著現(xiàn)代微處理器性能需求的增長和集成電路制造工藝的進步，有些系統(tǒng)芯片已采用65nm、45nm甚至更高工藝進行設(shè)計。
然而，在高速I/O接口電路中，例如SATA/PCIe/USB控制器的物理接口(PHY)部件，在65nm工藝(或更高工藝，后文均以65nm為例)下不僅設(shè)計復(fù)雜度高，而且設(shè)計、制造、 封裝和測試的成本也很高。由于I/O控制器不需要頻繁的升級工藝，因此通過將高速I/O控制器及其PHY部件放入采用130nm工藝設(shè)計的擴展芯片中實現(xiàn)，不僅有利于提升基于65nm 工藝的系統(tǒng)芯片的流片(Tape Out)成功率，而且在后續(xù)工藝升級過程中，還可以復(fù)用高速 I/O擴展芯片，節(jié)省了面向新工藝再次購買高速I/O PHY部件的成本。
因此，需要提供一種用于主芯片和擴展芯片之間進行片間信息傳輸?shù)南到y(tǒng)級通信方法及其采用的協(xié)議，并對主芯片與擴展芯片的通信實現(xiàn)模塊設(shè)計，從而為系統(tǒng)芯片的開發(fā)構(gòu)筑良好的可擴展性和兼容性。發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是提供一種實現(xiàn)主芯片與擴展芯片通信的系統(tǒng)及方法，能夠提升主芯片生產(chǎn)的成功率，降低微處理器系統(tǒng)的生產(chǎn)成本。
為了解決上述技術(shù)問題，本發(fā)明提供了一種實現(xiàn)主芯片與擴展芯片通信的系統(tǒng)， 包括通過數(shù)據(jù)通路連接的主芯片裝置和擴展芯片裝置，其中
主芯片裝置，用于通過第一協(xié)議橋模塊將主芯片總線傳輸?shù)臄?shù)據(jù)轉(zhuǎn)換成數(shù)據(jù)通路協(xié)議的包由數(shù)據(jù)通路輸出，和/或?qū)⒂蓴?shù)據(jù)通路傳輸?shù)耐獠康陌馕龀芍餍酒偩€格式的數(shù)據(jù)傳輸給處于第一納米工藝的主芯片；
擴展芯片裝置，用于通過第二協(xié)議橋模塊將擴展芯片總線傳輸?shù)臄?shù)據(jù)轉(zhuǎn)換成數(shù)據(jù)通路協(xié)議的包由數(shù)據(jù)通路輸出，和/或?qū)⒂蓴?shù)據(jù)通路傳輸?shù)耐獠康陌馕龀蓴U展芯片總線格式的數(shù)據(jù)傳輸給處于第二納米工藝的擴展芯片。
進一步地，數(shù)據(jù)通路協(xié)議的包的格式包括包命令域和包內(nèi)容域，其中
包命令域，用于傳輸包命令字；
包內(nèi)容域，用于對應(yīng)于包命令字傳輸相應(yīng)的包內(nèi)容。
進一步地，數(shù)據(jù)通路協(xié)議的包含有信息包、讀寫請求包、寫響應(yīng)包、讀寫數(shù)據(jù)包、復(fù)位包以及復(fù)位響應(yīng)包中的一種或多種；其中
信息包，通過信息包命令字表示傳輸?shù)陌切畔?，通過包緩存狀態(tài)域作為包內(nèi)容域傳輸每一個接收包緩存隊列的狀態(tài)信息；
讀寫請求包，通過讀寫請求包命令字表示傳輸?shù)陌亲x寫請求包，包內(nèi)容域含有第一標(biāo)識域、讀/寫通道地址域以及控制信息域，其中，通過第一標(biāo)識域標(biāo)識主設(shè)備發(fā)出的讀交易或?qū)懡灰?，通過讀/寫通道地址域表示讀交易的地址或?qū)懡灰椎牡刂?，通過控制信息域表示讀地址通道或?qū)懙刂吠ǖ郎舷鄳?yīng)的控制信息；
寫響應(yīng)包，通過寫響應(yīng)包命令字表示傳輸?shù)陌菍戫憫?yīng)包，包內(nèi)容域含有第二標(biāo)識域及寫響應(yīng)域，其中，通過第二標(biāo)識域標(biāo)識傳輸?shù)膶戫憫?yīng)信息，通過寫響應(yīng)域傳輸寫響應(yīng) fn息；
讀寫數(shù)據(jù)包，通過讀數(shù)據(jù)包命令字表示傳輸?shù)陌亲x數(shù)據(jù)包，通過寫數(shù)據(jù)包命令字表示傳輸?shù)陌菍憯?shù)據(jù)包，包內(nèi)容域含有第三標(biāo)識域和數(shù)據(jù)域，其中，通過第三標(biāo)識域標(biāo)識讀交易數(shù)據(jù)或?qū)懡灰讛?shù)據(jù)，通過數(shù)據(jù)域傳輸讀交易的數(shù)據(jù)或傳輸寫交易的數(shù)據(jù)；
復(fù)位包，通過復(fù)位包命令字表示傳輸?shù)陌菑?fù)位包，通過復(fù)位信息作為所述包內(nèi)容域傳輸開始復(fù)位的信息；
復(fù)位響應(yīng)包，通過復(fù)位響應(yīng)包命令字表示傳輸?shù)陌菑?fù)位響應(yīng)包，通過復(fù)位響應(yīng)信息作為包內(nèi)容域傳輸完成復(fù)位的信息。
進一步地，第一協(xié)議橋模塊或第二協(xié)議橋模塊包括發(fā)送部分和接收部分，發(fā)送部分包括依次連接的包轉(zhuǎn)換模塊、包發(fā)送緩存隊列模塊、仲裁模塊以及第一物理接口部件，接收部分包括依次連接的第二物理接口部件、解碼模塊、包接收緩存隊列模塊以及包解析模塊，其中
包轉(zhuǎn)換模塊，用于將相應(yīng)芯片總線傳輸?shù)臄?shù)據(jù)轉(zhuǎn)換成數(shù)據(jù)通路協(xié)議的包，輸出給包發(fā)送緩存隊列模塊；
包發(fā)送緩存隊列模塊，用于提供多個類型的發(fā)送緩存隊列，將數(shù)據(jù)通路協(xié)議的包按包類型緩存在相應(yīng)類型的發(fā)送緩存隊列中；
仲裁模塊，用于從包發(fā)送緩存隊列模塊緩存在發(fā)送緩存隊列里的包仲裁出一個包；
第一物理接口部件，用于將仲裁模塊仲裁出的包通過數(shù)據(jù)通路發(fā)送；
第二物理接口部件，用于將從數(shù)據(jù)通路接收的包輸出給解碼模塊；
解碼模塊，用于將輸入的包解碼成所述數(shù)據(jù)通路協(xié)議的包，輸出給包接收緩存隊列模塊；
包接收緩存隊列模塊，用于提供多個類型的接收緩存隊列，將數(shù)據(jù)通路協(xié)議的包按包類型緩存在相應(yīng)類型的接收緩存隊列中；
包解析模塊，用于將包接收緩存隊列模塊緩存在接收緩存隊列里的數(shù)據(jù)通路協(xié)議的包解析成芯片總線格式的數(shù)據(jù)輸出給相應(yīng)芯片。
進一步地，主芯片總線的結(jié)構(gòu)和擴展芯片總線的結(jié)構(gòu)均采用AXI總線的結(jié)構(gòu)；第一納米工藝的級別高于第二納米工藝的級別。
為了解決上述技術(shù)問題，本發(fā)明提供了一種實現(xiàn)主芯片與擴展芯片通信的方法， 包括
處于第一納米工藝的主芯片裝置通過第一協(xié)議橋模塊將主芯片總線傳輸?shù)臄?shù)據(jù)轉(zhuǎn)換成數(shù)據(jù)通路協(xié)議中的包，通過數(shù)據(jù)通路輸出；處于第二納米工藝的擴展芯片裝置通過第二協(xié)議橋模塊將擴展芯片總線傳輸?shù)臄?shù)據(jù)轉(zhuǎn)換成數(shù)據(jù)通路協(xié)議中的包，通過數(shù)據(jù)通路輸出ο
進一步地，該方法還包括
主芯片裝置通過第一協(xié)議橋模塊將通過數(shù)據(jù)通路輸入的外部的包解析成主芯片總線格式的數(shù)據(jù)，傳輸給處于第一納米工藝的主芯片；擴展芯片裝置通過第二協(xié)議橋模塊將通過所述數(shù)據(jù)通路輸入的外部的包解析成擴展芯片總線格式的數(shù)據(jù)，傳輸給處于第二納米工藝的擴展芯片。
進一步地，數(shù)據(jù)通路協(xié)議的包的格式包括包命令域和包內(nèi)容域，其中
包命令域，用于傳輸包命令字；
包內(nèi)容域，用于對應(yīng)于包命令字傳輸相應(yīng)的包內(nèi)容。
進一步地，數(shù)據(jù)通路協(xié)議的包含有信息包、讀寫請求包、寫響應(yīng)包、讀寫數(shù)據(jù)包、復(fù)位包以及復(fù)位響應(yīng)包中的一種或多種；其中
信息包，通過信息包命令字表示傳輸?shù)陌切畔?，通過包緩存狀態(tài)域作為所述包內(nèi)容域傳輸每一個接收包緩存隊列的狀態(tài)信息；
讀寫請求包，通過讀寫請求包命令字表示傳輸?shù)陌亲x寫請求包，包內(nèi)容域含有第一標(biāo)識域、讀/寫通道地址域以及控制信息域，其中，通過第一標(biāo)識域標(biāo)識主設(shè)備發(fā)出的讀交易或?qū)懡灰祝ㄟ^讀/寫通道地址域表示讀交易的地址或?qū)懡灰椎牡刂?，通過控制信息域表示讀地址通道或?qū)懙刂吠ǖ郎舷鄳?yīng)的控制信息；
寫響應(yīng)包，通過寫響應(yīng)包命令字表示傳輸?shù)陌菍戫憫?yīng)包，包內(nèi)容域含有第二標(biāo)識域及寫響應(yīng)域，其中，通過第二標(biāo)識域標(biāo)識傳輸?shù)膶戫憫?yīng)信息，通過寫響應(yīng)域傳輸寫響應(yīng) fn息；
讀寫數(shù)據(jù)包，通過讀數(shù)據(jù)包命令字表示傳輸?shù)陌亲x數(shù)據(jù)包，通過寫數(shù)據(jù)包命令字表示傳輸?shù)陌菍憯?shù)據(jù)包，包內(nèi)容域含有第三標(biāo)識域和數(shù)據(jù)域，其中，通過第三標(biāo)識域標(biāo)識讀交易數(shù)據(jù)或?qū)懡灰讛?shù)據(jù)，通過數(shù)據(jù)域傳輸讀交易的數(shù)據(jù)或傳輸寫交易的數(shù)據(jù)；
復(fù)位包，通過復(fù)位包命令字表示傳輸?shù)陌菑?fù)位包，通過復(fù)位信息作為所述包內(nèi)容域傳輸開始復(fù)位的信息；
復(fù)位響應(yīng)包，通過復(fù)位響應(yīng)包命令字表示傳輸?shù)陌菑?fù)位響應(yīng)包，通過復(fù)位響應(yīng)信息作為包內(nèi)容域傳輸完成復(fù)位的信息。
進一步地，主芯片裝置通過第一協(xié)議橋模塊將主芯片總線傳輸?shù)臄?shù)據(jù)轉(zhuǎn)換成數(shù)據(jù)通路協(xié)議中的包，通過數(shù)據(jù)通路輸出；或者，擴展芯片裝置通過第二協(xié)議橋模塊將擴展芯片總線傳輸?shù)臄?shù)據(jù)轉(zhuǎn)換成數(shù)據(jù)通路協(xié)議中的包，通過數(shù)據(jù)通路輸出，具體包括
將相應(yīng)芯片總線傳輸?shù)臄?shù)據(jù)轉(zhuǎn)換成數(shù)據(jù)通路協(xié)議的包，并將數(shù)據(jù)通路協(xié)議的包按包類型緩存在相應(yīng)類型的發(fā)送緩存隊列中；
當(dāng)多個發(fā)送緩存隊列里均有包時，從發(fā)送緩存隊列里的包里仲裁選出一個包，通過第一物理接口經(jīng)數(shù)據(jù)通路發(fā)送。
進一步地，主芯片裝置通過第一協(xié)議橋模塊將通過數(shù)據(jù)通路傳輸?shù)耐獠康陌馕龀芍餍酒偩€格式的數(shù)據(jù)，傳輸給處于第一納米工藝的主芯片；或者，擴展芯片裝置通過第二協(xié)議橋模塊將通過數(shù)據(jù)通路傳輸?shù)耐獠康陌馕龀蓴U展芯片總線格式的數(shù)據(jù)，傳輸給處于第二納米工藝的擴展芯片，具體包括
通過第二物理接口從數(shù)據(jù)通路接收外部的包；
將外部的包解碼成所述數(shù)據(jù)通路協(xié)議的包，并將數(shù)據(jù)通路協(xié)議的包按包類型緩存在相應(yīng)類型的接收緩存隊列中；
將緩存在接收緩存隊列中所述通路協(xié)議的包解析成相應(yīng)芯片總線格式的數(shù)據(jù)傳輸給相應(yīng)芯片。
進一步地，主芯片總線的結(jié)構(gòu)和所述擴展芯片總線的結(jié)構(gòu)均采用AXI總線的結(jié)構(gòu)；第一納米工藝的級別高于所述第二納米工藝的級別。
本發(fā)明根據(jù)ARM公司提出的AXI (Advanced extensible Interface)總線協(xié)議規(guī)定的總線交易信號時序，將主芯片和擴展芯片間數(shù)據(jù)轉(zhuǎn)換成包格式的數(shù)據(jù)，并作為兩種芯片間傳輸數(shù)據(jù)的UniLink協(xié)議分別對主芯片和擴展芯片之間的數(shù)據(jù)打包和解包，實現(xiàn)系統(tǒng)中主芯片和擴展芯片的靈活配置，從而能夠在不增加通信時間的前提下降低主芯片和擴展芯片的生產(chǎn)成本及功耗。


圖1為本發(fā)明的實現(xiàn)主芯片與擴展芯片通信系統(tǒng)實施例的結(jié)構(gòu)框圖2為將圖1中主芯片的協(xié)議橋模塊1實施例和擴展芯片的協(xié)議橋模塊2實施例的結(jié)構(gòu)展開的示意圖加為圖2所示的協(xié)議橋模塊具體實例的原理框圖(附圖中圖2置于圖加之后)；
圖3為本發(fā)明實現(xiàn)主芯片和擴展芯片通信的數(shù)據(jù)通路協(xié)議的格式；
圖3a為圖3所示的數(shù)據(jù)通路協(xié)議中信息包的一般格式；
圖北為圖3a所示信息包的一個具體實例的格式；
圖4為圖3所示的數(shù)據(jù)通路協(xié)議中讀寫請求包的一般格式；
圖如為圖4所示的讀寫請求包一個具體實例的格式；
圖5為本發(fā)明的實現(xiàn)主芯片和擴展芯片之間通信的寫響應(yīng)包格式；
圖fe為圖5所示的寫響應(yīng)包一個具體實例的格式；
圖6為圖3所示的數(shù)據(jù)通路協(xié)議中讀寫數(shù)據(jù)包的一般格式；
圖6a為圖6所示的讀寫數(shù)據(jù)包的一個具體實例的格式；
圖7為圖3所示的數(shù)據(jù)通路協(xié)議中復(fù)位包的一般格式；
圖7a為圖7所示的復(fù)位包的一個具體實例的格式；
圖8為本發(fā)明的擴展芯片發(fā)送給主芯片的復(fù)位響應(yīng)包實施例的格式；
圖9為本發(fā)明的實現(xiàn)主芯片和擴展芯片之間通信的復(fù)位時序圖10為本發(fā)明的實現(xiàn)主芯片和擴展芯片之間通信的復(fù)位流程圖。
具體實施方式
以下結(jié)合附圖和優(yōu)選實施例對本發(fā)明的技術(shù)方案進行詳細地闡述。應(yīng)該理解，以下例舉的實施例僅用于說明和解釋本發(fā)明，而不構(gòu)成對本發(fā)明技術(shù)方案的限制。
本發(fā)明提供的實現(xiàn)主芯片與擴展芯片通信的系統(tǒng)實施例，其結(jié)構(gòu)如圖1所示，包括通過數(shù)據(jù)通路連接的主芯片裝置和擴展芯片裝置，其中
主芯片裝置，用于通過協(xié)議橋模塊1將主芯片總線傳輸?shù)臄?shù)據(jù)轉(zhuǎn)換成數(shù)據(jù)通路協(xié)議的包由數(shù)據(jù)通路輸出，和/或?qū)⒂蓴?shù)據(jù)通路傳輸?shù)耐獠康陌馕龀芍餍酒偩€格式的數(shù)據(jù)提供給處于第一納米工藝的主芯片；
擴展芯片裝置，用于通過協(xié)議橋模塊2將擴展芯片總線傳輸?shù)臄?shù)據(jù)轉(zhuǎn)換成數(shù)據(jù)通路協(xié)議的包由數(shù)據(jù)通路輸出，和/或?qū)⒂蓴?shù)據(jù)通路傳輸?shù)耐獠康陌馕龀蓴U展芯片總線格式的數(shù)據(jù)，提供給處于第二納米工藝的擴展芯片。
主芯片裝置協(xié)議橋模塊1或擴展芯片裝置中協(xié)議橋模塊2實施例的結(jié)構(gòu)，均如圖2 中所示。由于協(xié)議橋模塊1和協(xié)議橋模塊2是對稱的，故在此可只討論其中任何一個模塊， 直到在涉及到芯片線寬(例如主芯片采用65nm工藝，擴展芯片為130nm工藝)時，才分成面向主芯片裝置的模塊和面向擴展芯片裝置的模塊。因此，以下將以其中任何一個作為通用的協(xié)議橋模塊實施例進行結(jié)構(gòu)展開描述。
協(xié)議橋模塊實施例包括發(fā)送部分(協(xié)議橋模塊1中箭頭向下)和接收部分(協(xié)議橋模塊1中箭頭向上)，其中發(fā)送部分包括依次連接的包轉(zhuǎn)換模塊、包發(fā)送緩存隊列模塊、 仲裁模塊以及PHY部件1 ；接收部分包括依次連接的PHY部件2、解碼模塊、包接收緩存隊列模塊以及包解析模塊，其中
包轉(zhuǎn)換模塊，用于將相應(yīng)芯片總線傳輸?shù)臄?shù)據(jù)轉(zhuǎn)換成數(shù)據(jù)通路協(xié)議的包，輸出給包發(fā)送緩存隊列模塊；
包發(fā)送緩存隊列模塊，用于提供多個類型的發(fā)送緩存隊列，將輸入的數(shù)據(jù)通路協(xié)議的包按包類型緩存在相應(yīng)類型的發(fā)送緩存隊列中；
仲裁模塊，用于從包發(fā)送緩存隊列模塊緩存在各發(fā)送緩存隊列里的包中仲裁選出一個包(仲裁策略譬如選用Round-Robin和優(yōu)先級等算法)；
PHY部件1，用于將仲裁模塊仲裁選出的包通過數(shù)據(jù)通路發(fā)送；
PHY部件2，用于將從數(shù)據(jù)通路接收的包輸出給解碼模塊；
解碼模塊，用于將輸入的包解碼成數(shù)據(jù)通路協(xié)議的包，輸出給包接收緩存隊列模塊；
包接收緩存隊列模塊，用于提供多個類型的接收緩存隊列，將輸入的數(shù)據(jù)通路協(xié)議的包按包類型緩存在相應(yīng)類型的接收緩存隊列中；
包解析模塊，用于將包接收緩存隊列模塊緩存在各接收緩存隊列中通路協(xié)議的包解析成相應(yīng)芯片總線格式的數(shù)據(jù)，輸出給相應(yīng)芯片。
在上述系統(tǒng)實施例中，第一納米工藝的級別高于第二納米工藝的級別；其中，第一納米工藝譬如為65nm，第二納米工藝譬如為130nm工藝；或者第一納米工藝為45nm工藝， 第二納米工藝譬如為65nm。
在上述系統(tǒng)實施例中，主芯片總線和擴展芯片總線均采用AXI總線結(jié)構(gòu)，請參見圖1和圖2。
本發(fā)明根據(jù)AXI總線協(xié)議規(guī)定的總線交易信號時序，設(shè)計了將主芯片和擴展芯片相互通信的數(shù)據(jù)轉(zhuǎn)換成同一種包格式的包，用這種包格式的包作為兩種芯片間傳輸數(shù)據(jù)的數(shù)據(jù)通路協(xié)議，以達到主芯片和擴展芯片靈活配置的目的(例如，用不同工藝實現(xiàn)的主芯片和擴展芯片之間的數(shù)據(jù)傳輸)。
在上述系統(tǒng)實施例中，數(shù)據(jù)通路協(xié)議的包的一般格式如圖3所示，包括包命令域和包內(nèi)容域，其中
包命令域，用于傳輸各自不同的包命令字；
包內(nèi)容域，用于對應(yīng)于不同的包命令字傳輸相應(yīng)的包內(nèi)容。
在上述系統(tǒng)實施例中，數(shù)據(jù)通路協(xié)議的包含有信息包、讀寫請求包、寫響應(yīng)包、讀寫數(shù)據(jù)包、復(fù)位包以及復(fù)位響應(yīng)包中的一種或多種。
在上述系統(tǒng)實施例中，數(shù)據(jù)通路協(xié)議中的信息包的一般格式如圖3a所示，包括信息包命令字和包隊列狀態(tài)域，其中
信息包命令字，用于表示傳輸?shù)陌切畔?br> 包緩存狀態(tài)域，用于對應(yīng)于信息包命令字傳輸每一個接收包緩存隊列的狀態(tài)信肩、ο
在上述系統(tǒng)實施例中，協(xié)議橋模塊1和協(xié)議橋模塊2分別采用AXI-UniLink協(xié)議， 數(shù)據(jù)通路采用高速差分信號的雙數(shù)據(jù)速率(DDR，Double Data Rate)PAD技術(shù)，則信息包的一個具體實施例UniLink信息包的格式如圖北所示，包括3位的信息包命令字和5位的包緩存隊列狀態(tài)域，其中
信息包命令字CMD = 3’ bOOO表示傳輸?shù)陌切畔?br> 5位包緩存隊列狀態(tài)域通過每一位表示一個包緩存隊列的狀態(tài)，當(dāng)該位為第一電平(譬如為高電平)表示相應(yīng)的包緩存隊列(FIFO)的狀態(tài)為快空(almost empty)，當(dāng)該位為第二電平(譬如為低電平)表示相應(yīng)的FIFO的狀態(tài)為滿(full)。
以主芯片裝置發(fā)送給擴展芯片裝置的信息包為例說明，可參見圖加。主芯片裝置的協(xié)議橋模塊1中有5個上行通道的FIFO (箭頭朝上)，分別對應(yīng)于作為AXI總線主設(shè)備時的讀數(shù)據(jù)FIFO和寫響應(yīng)FIFO，作為從設(shè)備時的讀地址FIFO、寫地址FIFO和寫數(shù)據(jù)FIFO， 因此需要5位來表明每一個通道的FIFO的狀態(tài)是almost empty還是full，由此來告知擴展芯片是否繼續(xù)上行發(fā)送相應(yīng)的包。
主芯片如果沒有下行數(shù)據(jù)要發(fā)送，即當(dāng)數(shù)據(jù)通路空閑時，則依照各通道FIFO的狀態(tài)決定是否輸出almost empty信號形成信息包中相應(yīng)的狀態(tài)位，以下行信息包的形式告知擴展芯片可上行發(fā)送給主芯片的包種類。
擴展芯片裝置的協(xié)議橋模塊2采用5個計數(shù)器來記錄主芯片裝置中各個FIFO空閑區(qū)的大小1)當(dāng)擴展芯片接收到主芯片發(fā)送過來的信息包，且對應(yīng)的包緩存隊列狀態(tài)位為1，則將相應(yīng)計數(shù)器的初始值設(shè)為相應(yīng)FIFO的總大小(表示相應(yīng)FIFO為空)；2)每當(dāng)向主芯片發(fā)送一種類型的包，將相應(yīng)的計數(shù)器減1 ；3)當(dāng)該計數(shù)器減為0時，表明主芯片中存放此類型包的FIFO已滿，則不再向主芯片發(fā)送此類型的包，直至又收到主芯片發(fā)送的信息包后將計數(shù)器重置。
由于擴展芯片裝置中的協(xié)議橋模塊2和主芯片裝置中的協(xié)議橋模塊1是對稱的， 因此擴展芯片發(fā)送給主芯片的信息包以及主芯片對收到的信息包的處理，類似于上面講述的主芯片發(fā)送給擴展芯片的信息包時擴展芯片的處理。
在擴展芯片接收數(shù)據(jù)時需要通知主芯片其接收FIFO的狀態(tài)，協(xié)議橋模塊2中有5 個FIFO分別對應(yīng)于作為主設(shè)備時的讀數(shù)據(jù)FIFO和寫響應(yīng)FIFO，作為從設(shè)備時的讀地址 FIFO、寫地址FIFO和寫數(shù)據(jù)FIFO，因此需要5位來表明每一個FIFO的狀態(tài)是almost empty 還是滿，由此來告知主芯片是否繼續(xù)下行發(fā)送相應(yīng)的包。
為了節(jié)省DDR PAD上的信號數(shù)量，通過UniLink信息包方式除了傳輸包緩存隊列的狀態(tài)外，還傳輸擴展芯片上的中斷信息，因此需要在上行的UniLink信息包中加入中斷信息域，如圖北所示的第二個字節(jié)為中斷信息域(InterrUpt[7:0])。因為下行沒有中斷信息，所以下行的UniLink信息包的第二個字節(jié)為保留位(Reserved)。
數(shù)據(jù)通路協(xié)議中的讀寫請求包的一般格式如圖4所示，包括請求包命令字、標(biāo)識域1以及讀/寫通道地址域和控制信息域，其中
請求包命令字，用于表示傳輸?shù)陌亲x或?qū)懻埱蟀?br> 標(biāo)識域1，用于標(biāo)識主設(shè)備發(fā)出的讀交易或?qū)懡灰祝?br> 讀/寫通道地址域，用于表示讀交易的地址或?qū)懡灰椎牡刂罚?br> 控制信息域，用于表示讀/寫地址通道上相應(yīng)的控制信息。
讀寫請求包的一個具體實例UniLink讀寫請求包的格式如圖如所示，包括3位的請求包命令字、1個字節(jié)的標(biāo)識域、4個字節(jié)的讀/寫通道地址域以及控制信息域，其中
當(dāng)請求包命令字為CMD = 3’ b010，表示傳輸?shù)陌亲x交易請求包；當(dāng)請求包命令字為CMD = 3’ bOOl，表示傳輸?shù)陌菍懡灰渍埱蟀?br> 8位標(biāo)識域(ID[7:0])，通過低4位([3:0])區(qū)分同一主設(shè)備的發(fā)出的 outstanding交易，通過高4位([7:4])區(qū)分發(fā)出交易的不同主設(shè)備；
4個字節(jié)的讀/寫通道地址域(address)，針對讀請求命令字CMD = 3，b010傳輸讀交易的32位地址，針對寫請求命令字CMD = 3’ bOOl傳輸寫交易的32位地址；
控制信息域通過多個控制信息域表示讀地址通道或?qū)懙刂吠ǖ郎舷鄳?yīng)的控制信息，包括緩存類型(Cache)、鎖定類型(Lock)、突發(fā)長度(Length)、保護類型(ftx)t)、突發(fā)類型(Burst)及尺寸(Size)，它們均為AXI總線協(xié)議規(guī)定的總線交易相應(yīng)的控制信號，與本發(fā)明無關(guān)，故此不必敘述。
數(shù)據(jù)通路協(xié)議中的寫響應(yīng)包的一般格式如圖5所示，包括寫響應(yīng)命令字、寫響應(yīng)域以及標(biāo)識域2，其中
寫響應(yīng)命令字，用于表示傳輸?shù)陌菍戫憫?yīng)包；
標(biāo)識域2，用于標(biāo)識傳輸?shù)膶戫憫?yīng)信息；
寫響應(yīng)域，用于傳輸寫響應(yīng)信息。
寫響應(yīng)包的一個具體實例UniLink寫響應(yīng)包的格式如圖所示，包括3位的寫響應(yīng)包命令字、8位的標(biāo)識域以及2位的寫響應(yīng)域，其中
寫響應(yīng)包命令字(CMD = 3’ bOll)表示傳輸?shù)陌菍戫憫?yīng)包；
8位標(biāo)識域(ID[7:0])，與讀寫請求包的標(biāo)識域1的寫交易標(biāo)識相對應(yīng)，表明從設(shè)備響應(yīng)的是哪個寫交易；
2位寫響應(yīng)域(RESP[1:0])表示寫交易的狀態(tài)(具體內(nèi)容參見AXI總線協(xié)議)。
數(shù)據(jù)通路協(xié)議中的讀寫數(shù)據(jù)包的一般格式如圖6所示，包括數(shù)據(jù)包命令字、標(biāo)識域3以及數(shù)據(jù)域，其中
數(shù)據(jù)包命令字，用于通過讀數(shù)據(jù)命令字表示傳輸?shù)陌亲x數(shù)據(jù)包，通過寫數(shù)據(jù)命令字表示傳輸?shù)陌菍憯?shù)據(jù)包；
標(biāo)識域3，用于標(biāo)識讀交易數(shù)據(jù)或?qū)懡灰讛?shù)據(jù)；
數(shù)據(jù)域，用于針對讀數(shù)據(jù)命令字傳輸讀交易的數(shù)據(jù)，或針對寫數(shù)據(jù)命令字傳輸寫交易的數(shù)據(jù)。
數(shù)據(jù)包的一個具體實例UniLink數(shù)據(jù)包的格式如圖6a所示，包括3位的數(shù)據(jù)包命令字、8位的標(biāo)識域以及4個字節(jié)的數(shù)據(jù)域，其中
當(dāng)數(shù)據(jù)包命令字為CMD = 3’ blOO，表示傳輸?shù)陌亲x數(shù)據(jù)包；當(dāng)數(shù)據(jù)包命令字為 CMD = 3’ blOl，表示傳輸?shù)陌菍憯?shù)據(jù)包；
8位標(biāo)識域(ID[7:0])，與讀寫請求包中的標(biāo)識域相對應(yīng)，表明傳輸?shù)氖悄膫€讀/ 寫交易的數(shù)據(jù)；
數(shù)據(jù)域(data)，針對讀數(shù)據(jù)命令字CMD = 3’ blOO傳輸讀數(shù)據(jù)通道的32位數(shù)據(jù)， 針對寫數(shù)據(jù)命令字CMD = 3’ blOl傳輸寫數(shù)據(jù)通道的32位數(shù)據(jù)。
此外，該UniLink數(shù)據(jù)包還通過多個控制信息域表示讀數(shù)據(jù)通道或?qū)憯?shù)據(jù)通道上相應(yīng)的控制信息，包括STRB/RRSEP及Last多個信息，它們均為AXI總線協(xié)議規(guī)定的總線交易相應(yīng)的控制信號，與本發(fā)明無關(guān)，故不必描述。
在上述系統(tǒng)實施例中，在協(xié)議橋模塊1、協(xié)議橋模塊2傳輸數(shù)據(jù)包之前，需要進行復(fù)位操作，協(xié)議橋模塊1完成復(fù)位操作后發(fā)送復(fù)位包給擴展芯片；協(xié)議橋模塊2接收到復(fù)位包后開始復(fù)位操作，完成復(fù)位操作后發(fā)送復(fù)位響應(yīng)包通知協(xié)議橋模塊1。
數(shù)據(jù)通路協(xié)議中的復(fù)位包的一般格式如圖7所示，包括復(fù)位包命令字、復(fù)位信息， 其中
復(fù)位包命令字，用于表示傳輸?shù)陌菑?fù)位包；
復(fù)位信息，用于傳輸開始復(fù)位的信息。
當(dāng)主芯片完成延遲鎖相環(huán)(DLL，Delay-Locked Loop)初始化后，通過復(fù)位包的復(fù)位信息通知擴展芯片開始復(fù)位。
上述復(fù)位包的復(fù)位信息是多位的，這樣設(shè)計是為了保證即使主芯片與擴展芯片的時間不同步，擴展芯片也能檢測到復(fù)位包。
復(fù)位包的一個具體實例UniLink復(fù)位包的格式如圖7a所示，包括3位的復(fù)位包命令字CMD = 3’ bill和四位全部為1的復(fù)位信息。
數(shù)據(jù)通路協(xié)議中復(fù)位響應(yīng)包的一般格式可包括復(fù)位響應(yīng)包命令字、多位復(fù)位信息，其中
復(fù)位響應(yīng)包命令字，用于表示傳輸?shù)陌菑?fù)位響應(yīng)包；
多位復(fù)位信息，用于擴展芯片通知主芯片完成復(fù)位操作。
復(fù)位響應(yīng)包的具體實施例如圖8所示，包括3位的復(fù)位響應(yīng)包命令字CMD = 3’ bllO和5位全部為1的復(fù)位響應(yīng)信息。
本發(fā)明針對上述系統(tǒng)實施例，相應(yīng)地還提供實現(xiàn)主芯片與擴展芯片通信的方法實施例，涉及通過數(shù)據(jù)通路連接的主芯片裝置和擴展芯片裝置，該方法包括
主芯片裝置通過協(xié)議橋模塊1將主芯片總線傳輸?shù)臄?shù)據(jù)轉(zhuǎn)換成數(shù)據(jù)通路協(xié)議中的包，通過數(shù)據(jù)通路輸出；擴展芯片裝置通過協(xié)議橋模塊2將擴展芯片總線傳輸?shù)臄?shù)據(jù)轉(zhuǎn)換成數(shù)據(jù)通路協(xié)議中的包，通過數(shù)據(jù)通路輸出。
上述方法實施例還包括
主芯片裝置通過協(xié)議橋模塊1將通過數(shù)據(jù)通路傳輸?shù)耐獠康陌馕龀筛髯钥偩€格式的數(shù)據(jù)，提供給處于第一納米工藝的主芯片；擴展芯片裝置通過協(xié)議橋模塊2將通過數(shù)據(jù)通路傳輸?shù)耐獠康陌馕龀筛髯钥偩€格式的數(shù)據(jù)，提供給處于第二納米工藝的擴展芯片。
在上述方法實施例中，主芯片裝置通過協(xié)議橋模塊1將主芯片總線傳輸?shù)臄?shù)據(jù)轉(zhuǎn)換成數(shù)據(jù)通路協(xié)議中的包，通過數(shù)據(jù)通路輸出；或者，擴展芯片裝置通過協(xié)議橋模塊2將擴展芯片總線傳輸?shù)臄?shù)據(jù)轉(zhuǎn)換成數(shù)據(jù)通路協(xié)議中的包，通過數(shù)據(jù)通路輸出，具體包括
將相應(yīng)芯片總線傳輸?shù)臄?shù)據(jù)轉(zhuǎn)換成數(shù)據(jù)通路協(xié)議的包，并將數(shù)據(jù)通路協(xié)議的包按包類型緩存在相應(yīng)類型的發(fā)送緩存隊列中；
當(dāng)多個發(fā)送緩存隊列里均有包時，從發(fā)送緩存隊列里的包中仲裁出一個包，通過 PHY部件1經(jīng)數(shù)據(jù)通路發(fā)送。
在上述方法實施例中，主芯片裝置通過協(xié)議橋模塊1將通過數(shù)據(jù)通路傳輸?shù)耐獠康陌馕龀筛髯钥偩€格式的數(shù)據(jù)，提供給處于第一納米工藝的主芯片；或者，擴展芯片裝置通過協(xié)議橋模塊2將通過數(shù)據(jù)通路傳輸?shù)耐獠康陌馕龀筛髯钥偩€格式的數(shù)據(jù)，提供給處于第二納米工藝的擴展芯片，具體包括
通過PHY部件2從數(shù)據(jù)通路接收外部的包；
將外部的包解碼成數(shù)據(jù)通路協(xié)議的包，并將數(shù)據(jù)通路協(xié)議的包按包類型緩存在相應(yīng)類型的接收緩存隊列中；
將緩存在各接收緩存隊列中通路協(xié)議的包解析成相應(yīng)芯片總線格式的數(shù)據(jù)傳輸?shù)较鄳?yīng)芯片總線上。
在上述方法實施例中，
數(shù)據(jù)通路協(xié)議的包的格式包括包命令域和包內(nèi)容域，其中
包命令域，用于傳輸各自不同的包命令字；
包內(nèi)容域，用于對應(yīng)于不同的包命令字傳輸不同的通信內(nèi)容。
在上述方法實施例中，數(shù)據(jù)通路協(xié)議的包含有信息包、讀寫請求包、寫響應(yīng)包、讀寫數(shù)據(jù)包、復(fù)位包以及復(fù)位響應(yīng)包中的一種或多種。
在上述方法實施例中，信息包的格式包括信息包命令字和作為包內(nèi)容域的包隊列狀態(tài)域，其中
信息包命令字，用于表示傳輸?shù)陌切畔?br> 包緩存狀態(tài)域，用于傳輸每一個接收包緩存的狀態(tài)信息。
在上述方法實施例中，讀寫請求包的格式包括請求包命令字，包內(nèi)容域含有標(biāo)識域1以及讀/寫通道的地址域和控制信息域，其中
請求包命令字，用于表示傳輸?shù)陌亲x或?qū)懻埱蟀?br> 標(biāo)識域1，用于標(biāo)識主設(shè)備發(fā)出的讀交易或?qū)懡灰祝?br> 讀/寫通道地址域，用于表示讀通道的地址或?qū)懲ǖ赖牡刂罚?br> 控制信息域，用于表示讀/寫通道的地址域相應(yīng)的控制信息。
在上述方法實施例中，寫響應(yīng)包的格式包括寫響應(yīng)命令字，包內(nèi)容域包括寫響應(yīng)域以及標(biāo)識域2，其中
寫響應(yīng)命令字，用于表示傳輸?shù)陌菍戫憫?yīng)包；
標(biāo)識域2，用于標(biāo)識發(fā)出的寫響應(yīng)信息；
寫響應(yīng)域，用于傳輸寫響應(yīng)信息。
在上述方法實施例中，讀寫數(shù)據(jù)包的格式至少包括數(shù)據(jù)包命令字，包內(nèi)容域包括數(shù)據(jù)域以及標(biāo)識域3，其中
數(shù)據(jù)包命令字，用于通過讀數(shù)據(jù)命令字表示傳輸?shù)陌亲x數(shù)據(jù)包，通過寫數(shù)據(jù)命令字表示傳輸?shù)陌菍憯?shù)據(jù)包；
標(biāo)識域3，用于標(biāo)識讀交易數(shù)據(jù)或?qū)懡灰讛?shù)據(jù)；
數(shù)據(jù)域，用于針對讀數(shù)據(jù)命令字傳輸讀通道上的數(shù)據(jù)，或針對寫數(shù)據(jù)命令字傳輸寫通道上的數(shù)據(jù)。
上述方法實施例中，在協(xié)議橋模塊1、協(xié)議橋模塊2傳輸數(shù)據(jù)包之前，還包括
協(xié)議橋模塊1完成復(fù)位操作后發(fā)送復(fù)位包給擴展芯片；
協(xié)議橋模塊2接收到復(fù)位包后開始復(fù)位操作，完成復(fù)位操作后發(fā)送復(fù)位響應(yīng)包通知協(xié)議橋模塊1。
數(shù)據(jù)通路協(xié)議中的復(fù)位包包括復(fù)位包命令字、復(fù)位信息域，其中
復(fù)位包命令字，用于表示傳輸?shù)陌菑?fù)位包；
復(fù)位信息域，用于通過復(fù)位信息通知擴展芯片開始復(fù)位。
在上述方法實施例中，
數(shù)據(jù)通路協(xié)議中復(fù)位響應(yīng)包的一般格式可包括復(fù)位響應(yīng)包命令字、復(fù)位響應(yīng)信息域，其中
復(fù)位響應(yīng)包命令字，用于表示傳輸?shù)陌菑?fù)位響應(yīng)包；
復(fù)位響應(yīng)信息域，用于通過復(fù)位響應(yīng)信息通知主芯片已完成復(fù)位。
如圖10所示，表示了主芯片裝置和擴展芯片裝置的復(fù)位流程實施例，它是在系統(tǒng)上電、啟動時鐘及維持穩(wěn)定條件后執(zhí)行的，包括如下步驟
110 主芯片裝置配置寄存器；
120 完成DLL初始化；
130:主芯片裝置發(fā)送復(fù)位包至擴展芯片裝置，并得到擴展芯片裝置返回的復(fù)位響應(yīng)包；
主芯片發(fā)送復(fù)位包給擴展芯片；擴展芯片接收到復(fù)位包后開始復(fù)位操作，完成復(fù)位操作后發(fā)送復(fù)位響應(yīng)包通知主芯片。
140 判斷是否進行Data_eye_training，是則執(zhí)行下一步驟，否則結(jié)束流程；
根據(jù)寄存器配置情況，選擇是否對主芯片和擴展芯片的讀寫數(shù)據(jù)通道進行Data Eye Training操作，即針對PHY接口為保證數(shù)據(jù)通路能正確采集數(shù)據(jù)而引入的電路結(jié)構(gòu)相應(yīng)的操作。Data Eye Training可以用于對讀通道及寫通道的dqs (具體描述參見JDEC標(biāo)準(zhǔn))進行調(diào)整；通過對讀寫通路dqs進行延遲調(diào)整，以獲得數(shù)據(jù)傳輸?shù)淖畲笤肼暼菹藜白钚?shù)據(jù)錯誤率。
150:進行 Data Eye Training，結(jié)束流程。
主芯片裝置和擴展芯片裝置通信前的復(fù)位時序如圖9所示，其中CK為時鐘信號， RESETS為復(fù)位信號。主芯片裝置的復(fù)位包括相關(guān)寄存器的初始配置和DLL初始化；主芯片裝置完成復(fù)位后發(fā)送復(fù)位包；擴展芯片裝置收到復(fù)位包并檢測到復(fù)位信息(復(fù)位信息域中的所有位均為1)，開始復(fù)位操作，包括對PHY部件中所有寄存器的初始化等，在等待擴展芯片復(fù)位需要的最大時間間隔后，完成復(fù)位操作，并向主芯片裝置返回復(fù)位響應(yīng)包，然后開始 Data Eye Training iifMo
在上述方法施例中，第一納米工藝的級別高于第二納米工藝的級別；其中，第一納米工藝譬如為65nm工藝，第二納米工藝譬如為130納米工藝；或者第一納米工藝為45nm工藝，第二納米工藝譬如為65nm。在上述方法實施例中，主芯片總線和擴展芯片總線均采用 AXI總線接口。
本發(fā)明的實施例只為說明本發(fā)明的技術(shù)構(gòu)思及特點，其目的在于讓熟悉此項技術(shù)的人員能夠了解本發(fā)明的內(nèi)容并據(jù)以實施，凡根據(jù)本發(fā)明實質(zhì)所作的等效變化或修飾，都應(yīng)涵蓋在本發(fā)明的保護范圍之內(nèi)。
權(quán)利要求
1.一種實現(xiàn)主芯片與擴展芯片通信的系統(tǒng)，包括通過數(shù)據(jù)通路連接的主芯片裝置和擴展芯片裝置，其特征在于主芯片裝置，用于通過第一協(xié)議橋模塊將主芯片總線傳輸?shù)臄?shù)據(jù)轉(zhuǎn)換成數(shù)據(jù)通路協(xié)議的包由數(shù)據(jù)通路輸出，和/或?qū)⒂蓴?shù)據(jù)通路傳輸?shù)耐獠康陌馕龀芍餍酒偩€格式的數(shù)據(jù)傳輸給處于第一納米工藝的主芯片；擴展芯片裝置，用于通過第二協(xié)議橋模塊將擴展芯片總線傳輸?shù)臄?shù)據(jù)轉(zhuǎn)換成數(shù)據(jù)通路協(xié)議的包由數(shù)據(jù)通路輸出，和/或?qū)⒂蓴?shù)據(jù)通路傳輸?shù)耐獠康陌馕龀蓴U展芯片總線格式的數(shù)據(jù)傳輸給處于第二納米工藝的擴展芯片。
2.按照權(quán)利要求1所述的系統(tǒng)，其特征在于，所述數(shù)據(jù)通路協(xié)議的包的格式包括包命令域和包內(nèi)容域，其中包命令域，用于傳輸包命令字；包內(nèi)容域，用于對應(yīng)于所述包命令字傳輸相應(yīng)的包內(nèi)容。
3.按照權(quán)利要求2所述的系統(tǒng)，其特征在于，所述數(shù)據(jù)通路協(xié)議的包含有信息包、讀寫請求包、寫響應(yīng)包、讀寫數(shù)據(jù)包、復(fù)位包以及復(fù)位響應(yīng)包中的一種或多種；其中信息包，通過信息包命令字表示傳輸?shù)陌切畔?，通過包緩存狀態(tài)域作為所述包內(nèi)容域傳輸每一個接收包緩存隊列的狀態(tài)信息；讀寫請求包，通過讀寫請求包命令字表示傳輸?shù)陌亲x寫請求包，所述包內(nèi)容域含有第一標(biāo)識域、讀/寫通道地址域以及控制信息域，其中，通過第一標(biāo)識域標(biāo)識主設(shè)備發(fā)出的讀交易或?qū)懡灰?，通過讀/寫通道地址域表示讀交易的地址或?qū)懡灰椎牡刂?，通過控制信息域表示讀地址通道或?qū)懙刂吠ǖ郎舷鄳?yīng)的控制信息；寫響應(yīng)包，通過寫響應(yīng)包命令字表示傳輸?shù)陌菍戫憫?yīng)包，所述包內(nèi)容域含有第二標(biāo)識域及寫響應(yīng)域，其中，通過第二標(biāo)識域標(biāo)識傳輸?shù)膶戫憫?yīng)信息，通過寫響應(yīng)域傳輸寫響應(yīng) fn息；讀寫數(shù)據(jù)包，通過讀數(shù)據(jù)包命令字表示傳輸?shù)陌亲x數(shù)據(jù)包，通過寫數(shù)據(jù)包命令字表示傳輸?shù)陌菍憯?shù)據(jù)包，所述包內(nèi)容域含有第三標(biāo)識域和數(shù)據(jù)域，其中，通過第三標(biāo)識域標(biāo)識讀交易數(shù)據(jù)或?qū)懡灰讛?shù)據(jù)，通過數(shù)據(jù)域傳輸讀交易的數(shù)據(jù)或傳輸寫交易的數(shù)據(jù)；復(fù)位包，通過復(fù)位包命令字表示傳輸?shù)陌菑?fù)位包，通過復(fù)位信息作為所述包內(nèi)容域傳輸開始復(fù)位的信息；復(fù)位響應(yīng)包，通過復(fù)位響應(yīng)包命令字表示傳輸?shù)陌菑?fù)位響應(yīng)包，通過復(fù)位響應(yīng)信息作為所述包內(nèi)容域傳輸完成復(fù)位的信息。
4.按照權(quán)利要求1至3任一項所述的系統(tǒng)，其特征在于，第一協(xié)議橋模塊或第二協(xié)議橋模塊包括發(fā)送部分和接收部分，發(fā)送部分包括依次連接的包轉(zhuǎn)換模塊、包發(fā)送緩存隊列模塊、仲裁模塊以及第一物理接口部件，接收部分包括依次連接的第二物理接口部件、解碼模塊、包接收緩存隊列模塊以及包解析模塊，其中包轉(zhuǎn)換模塊，用于將相應(yīng)芯片總線傳輸?shù)臄?shù)據(jù)轉(zhuǎn)換成所述數(shù)據(jù)通路協(xié)議的包，輸出給包發(fā)送緩存隊列模塊；包發(fā)送緩存隊列模塊，用于提供多個類型的發(fā)送緩存隊列，將所述數(shù)據(jù)通路協(xié)議的包按包類型緩存在相應(yīng)類型的發(fā)送緩存隊列中；仲裁模塊，用于從包發(fā)送緩存隊列模塊緩存在所述發(fā)送緩存隊列里的包仲裁出一個包；第一物理接口部件，用于將仲裁模塊仲裁出的包通過所述數(shù)據(jù)通路發(fā)送；第二物理接口部件，用于將從所述數(shù)據(jù)通路接收的包輸出給解碼模塊；解碼模塊，用于將輸入的包解碼成所述數(shù)據(jù)通路協(xié)議的包，輸出給包接收緩存隊列模塊；包接收緩存隊列模塊，用于提供多個類型的接收緩存隊列，將所述數(shù)據(jù)通路協(xié)議的包按包類型緩存在相應(yīng)類型的接收緩存隊列中；包解析模塊，用于將包接收緩存隊列模塊緩存在所述接收緩存隊列里的所述數(shù)據(jù)通路協(xié)議的包解析成芯片總線格式的數(shù)據(jù)輸出給相應(yīng)芯片。
5.按照權(quán)利要求1至3任一項所述的系統(tǒng)，其特征在于，所述主芯片總線的結(jié)構(gòu)和所述擴展芯片總線的結(jié)構(gòu)均采用AXI總線的結(jié)構(gòu)；所述第一納米工藝的級別高于所述第二納米工藝的級別。
6.一種實現(xiàn)主芯片與擴展芯片通信的方法，其特征在于，包括處于第一納米工藝的主芯片裝置通過第一協(xié)議橋模塊將主芯片總線傳輸?shù)臄?shù)據(jù)轉(zhuǎn)換成數(shù)據(jù)通路協(xié)議中的包，通過數(shù)據(jù)通路輸出；處于第二納米工藝的擴展芯片裝置通過第二協(xié)議橋模塊將擴展芯片總線傳輸?shù)臄?shù)據(jù)轉(zhuǎn)換成所述數(shù)據(jù)通路協(xié)議中的包，通過數(shù)據(jù)通路輸出ο
7.按照權(quán)利要求6所述的方法，其特征在于，還包括所述主芯片裝置通過第一協(xié)議橋模塊將通過所述數(shù)據(jù)通路輸入的外部的包解析成主芯片總線格式的數(shù)據(jù)，傳輸給處于第一納米工藝的主芯片；所述擴展芯片裝置通過第二協(xié)議橋模塊將通過所述數(shù)據(jù)通路輸入的外部的包解析成擴展芯片總線格式的數(shù)據(jù)，傳輸給處于第二納米工藝的擴展芯片。
8.按照權(quán)利要求6或7所述的方法，其特征在于，所述數(shù)據(jù)通路協(xié)議的包的格式包括包命令域和包內(nèi)容域，其中包命令域，用于傳輸包命令字；包內(nèi)容域，用于對應(yīng)于所述包命令字傳輸相應(yīng)的包內(nèi)容。
9.按照權(quán)利要求8所述的方法，其特征在于，所述數(shù)據(jù)通路協(xié)議的包含有信息包、讀寫請求包、寫響應(yīng)包、讀寫數(shù)據(jù)包、復(fù)位包以及復(fù)位響應(yīng)包中的一種或多種；其中信息包，通過信息包命令字表示傳輸?shù)陌切畔ㄟ^包緩存狀態(tài)域作為所述包內(nèi)容域傳輸每一個接收包緩存隊列的狀態(tài)信息；讀寫請求包，通過讀寫請求包命令字表示傳輸?shù)陌亲x寫請求包，所述包內(nèi)容域含有第一標(biāo)識域、讀/寫通道地址域以及控制信息域，其中，通過第一標(biāo)識域標(biāo)識主設(shè)備發(fā)出的讀交易或?qū)懡灰?，通過讀/寫通道地址域表示讀交易的地址或?qū)懡灰椎牡刂?，通過控制信息域表示讀地址通道或?qū)懙刂吠ǖ郎舷鄳?yīng)的控制信息；寫響應(yīng)包，通過寫響應(yīng)包命令字表示傳輸?shù)陌菍戫憫?yīng)包，所述包內(nèi)容域含有第二標(biāo)識域及寫響應(yīng)域，其中，通過第二標(biāo)識域標(biāo)識傳輸?shù)膶戫憫?yīng)信息，通過寫響應(yīng)域傳輸寫響應(yīng) fn息；讀寫數(shù)據(jù)包，通過讀數(shù)據(jù)包命令字表示傳輸?shù)陌亲x數(shù)據(jù)包，通過寫數(shù)據(jù)包命令字表示傳輸?shù)陌菍憯?shù)據(jù)包，所述包內(nèi)容域含有第三標(biāo)識域和數(shù)據(jù)域，其中，通過第三標(biāo)識域標(biāo)識讀交易數(shù)據(jù)或?qū)懡灰讛?shù)據(jù)，通過數(shù)據(jù)域傳輸讀交易的數(shù)據(jù)或傳輸寫交易的數(shù)據(jù)；復(fù)位包，通過復(fù)位包命令字表示傳輸?shù)陌菑?fù)位包，通過復(fù)位信息作為所述包內(nèi)容域傳輸開始復(fù)位的信息；復(fù)位響應(yīng)包，通過復(fù)位響應(yīng)包命令字表示傳輸?shù)陌菑?fù)位響應(yīng)包，通過復(fù)位響應(yīng)信息作為所述包內(nèi)容域傳輸完成復(fù)位的信息。
10.按照權(quán)利要求6所述的方法，其特征在于，所述主芯片裝置通過第一協(xié)議橋模塊將主芯片總線傳輸?shù)臄?shù)據(jù)轉(zhuǎn)換成數(shù)據(jù)通路協(xié)議中的包，通過數(shù)據(jù)通路輸出；或者，所述擴展芯片裝置通過第二協(xié)議橋模塊將擴展芯片總線傳輸?shù)臄?shù)據(jù)轉(zhuǎn)換成數(shù)據(jù)通路協(xié)議中的包，通過數(shù)據(jù)通路輸出，具體包括將相應(yīng)芯片總線傳輸?shù)臄?shù)據(jù)轉(zhuǎn)換成數(shù)據(jù)通路協(xié)議的包，并將所述數(shù)據(jù)通路協(xié)議的包按包類型緩存在相應(yīng)類型的發(fā)送緩存隊列中；當(dāng)多個發(fā)送緩存隊列里均有所述包時，從所述發(fā)送緩存隊列里的包里仲裁選出一個包，通過第一物理接口經(jīng)所述數(shù)據(jù)通路發(fā)送。
11.按照權(quán)利要求6所述的方法，其特征在于，所述主芯片裝置通過第一協(xié)議橋模塊將通過所述數(shù)據(jù)通路傳輸?shù)耐獠康陌馕龀芍餍酒偩€格式的數(shù)據(jù)，傳輸給處于第一納米工藝的主芯片；或者，所述擴展芯片裝置通過第二協(xié)議橋模塊將通過所述數(shù)據(jù)通路傳輸?shù)耐獠康陌馕龀蓴U展芯片總線格式的數(shù)據(jù)，傳輸給處于第二納米工藝的擴展芯片，具體包括通過第二物理接口從所述數(shù)據(jù)通路接收所述外部的包；將所述外部的包解碼成所述數(shù)據(jù)通路協(xié)議的包，并將所述數(shù)據(jù)通路協(xié)議的包按包類型緩存在相應(yīng)類型的接收緩存隊列中；將緩存在所述接收緩存隊列中所述通路協(xié)議的包解析成相應(yīng)芯片總線格式的數(shù)據(jù)傳輸給相應(yīng)芯片。
12.按照權(quán)利要求6、7、9至11任一項所述的方法，其特征在于，所述主芯片總線的結(jié)構(gòu)和所述擴展芯片總線的結(jié)構(gòu)均采用AXI總線的結(jié)構(gòu)；所述第一納米工藝的級別高于所述第二納米工藝的級別。
全文摘要
本發(fā)明披露了一種實現(xiàn)主芯片與擴展芯片通信的系統(tǒng)及方法，其中系統(tǒng)包括通過數(shù)據(jù)通路連接的主芯片裝置和擴展芯片裝置通過協(xié)議橋模塊1將主芯片總線傳輸?shù)臄?shù)據(jù)轉(zhuǎn)換成數(shù)據(jù)通路協(xié)議的包由數(shù)據(jù)通路輸出，和/或?qū)⒂蓴?shù)據(jù)通路傳輸?shù)耐獠康陌馕龀芍餍酒偩€格式的數(shù)據(jù)傳輸給處于第一納米工藝的主芯片；擴展芯片裝置通過協(xié)議橋模塊2將擴展芯片總線傳輸?shù)臄?shù)據(jù)轉(zhuǎn)換成數(shù)據(jù)通路協(xié)議的包由數(shù)據(jù)通路輸出，和/或?qū)⒂蓴?shù)據(jù)通路傳輸?shù)耐獠康陌馕龀蓴U展芯片總線格式的數(shù)據(jù)傳輸給處于第二納米工藝的擴展芯片。本發(fā)明實現(xiàn)了主、擴展芯片的靈活配置，從而降低芯片的生產(chǎn)成本及功耗。
文檔編號G06F13/40GK102508808SQ20111036015
公開日2012年6月20日 申請日期2011年11月14日 優(yōu)先權(quán)日2011年11月14日
發(fā)明者佟冬, 馮毅, 程旭, 謝明利 申請人:北京北大眾志微系統(tǒng)科技有限責(zé)任公司