專利名稱：內(nèi)部時(shí)鐘門控裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路領(lǐng)域，更具體地，涉及一種內(nèi)部時(shí)鐘門控裝置。
背景技術(shù)：
各種電池供電便攜式裝置，例如移動(dòng)電話、筆記本計(jì)算機(jī)等變得流行。每個(gè)便攜式裝置可以利用多個(gè)集成電路。為了延長便攜式器件的電池壽命，集成電路的功耗成為關(guān)注事項(xiàng)。已經(jīng)采用了各種節(jié)能方法，從而改善了便攜式器件的功耗。在這些方法中，降低時(shí)鐘網(wǎng)絡(luò)功耗成為有效方法，從而降低了包括多個(gè)高性能數(shù)字系統(tǒng)的現(xiàn)代便攜式器件的總功耗。數(shù)字系統(tǒng)可以包括各種同步電路，該同步電路需要將所有的部件同步的時(shí)鐘。當(dāng)半導(dǎo)體技術(shù)進(jìn)一步發(fā)展時(shí)，時(shí)鐘信號(hào)的頻率也提高了。結(jié)果，因此，時(shí)鐘網(wǎng)絡(luò)的功耗增加。內(nèi) 部時(shí)鐘門控是一種有效的技術(shù)，從而降低了電池供電數(shù)字系統(tǒng)的總時(shí)鐘網(wǎng)絡(luò)功耗。更具體地來說，當(dāng)在一些特定時(shí)鐘周期期間不使用數(shù)字系統(tǒng)的一些電路時(shí)，內(nèi)部時(shí)鐘門控技術(shù)關(guān)閉該數(shù)字系統(tǒng)的一些電路的時(shí)鐘。通過關(guān)閉不工作電路的時(shí)鐘，內(nèi)部時(shí)鐘門控技術(shù)可以防止不工作的電路消耗不必要的功率，從而延長了電池供電的數(shù)字系統(tǒng)的電池壽命。可以通過至少利用諸如上升沿觸發(fā)的D觸發(fā)器的鎖存器來實(shí)施內(nèi)部時(shí)鐘門控。然而，鎖存器電路可能導(dǎo)致兩種類型的延遲，即，傳播延遲以及設(shè)置和保持時(shí)間延遲。將數(shù)字電路的傳播延遲定義為在輸入變化和輸出變化之間的時(shí)間數(shù)量。將該改變確定為輸入信號(hào)的50%的點(diǎn)至輸出信號(hào)的50%的點(diǎn)。傳播延遲涉及在邏輯門內(nèi)的晶體管的開關(guān)時(shí)間。在鎖存器電路中，主要延遲源為CP-to-Q延遲，將該延遲限定為在鎖存器的時(shí)鐘信號(hào)的改變和輸出信號(hào)Q的相應(yīng)改變之間的延遲時(shí)間的數(shù)量。另一方面，將設(shè)置時(shí)間定義為最小周期，其中，在將時(shí)鐘信號(hào)的上升沿施加給D觸發(fā)器以前，數(shù)據(jù)信號(hào)保持穩(wěn)定。在這種周期期間，有效的和不變的數(shù)據(jù)信號(hào)可以防止觸發(fā)器進(jìn)入亞穩(wěn)態(tài)，其中，D觸發(fā)器的輸出不可預(yù)測。此外，D觸發(fā)器的輸出可以在邏輯低狀態(tài)和邏輯高狀態(tài)之間震蕩。同樣地，將保持時(shí)間限定為在時(shí)鐘信號(hào)的上升沿以后的周期。類似地，在指定的保持時(shí)間期間，數(shù)據(jù)信號(hào)必須保持有效和不變，從而使得觸發(fā)器可以生成有效輸出。同步電路的設(shè)置時(shí)間和保持時(shí)間可以基于不同半導(dǎo)體工藝改變。典型設(shè)置和保持時(shí)間可以小于100皮秒。當(dāng)現(xiàn)代計(jì)算機(jī)能力發(fā)展并且核心處理器可以按GHz級(jí)工作的時(shí)候，來自內(nèi)部時(shí)鐘門控的延遲時(shí)間可以對核心處理器單元的性能產(chǎn)生負(fù)面影響。此外，較長的延遲時(shí)間可能阻止核心處理器單元通過進(jìn)一步提高其工作頻率來實(shí)現(xiàn)高性能。而且，在高工作頻率中，為了降低總功耗，通過利用內(nèi)部時(shí)鐘門控來降低不必要的功耗是延長電池壽命的必要步驟。

發(fā)明內(nèi)容
為解決上述問題，本發(fā)明提供了一種裝置，包括靜態(tài)邏輯模塊，被配置為接收時(shí)鐘信號(hào)和時(shí)鐘使能信號(hào)；以及多米諾邏輯模塊，被配置為從靜態(tài)邏輯模塊的輸出端接收時(shí)鐘信號(hào)和控制信號(hào)。其中，靜態(tài)邏輯模塊包括延遲生成器，被配置為接收時(shí)鐘信號(hào)；第一邏輯門，被配置為接收時(shí)鐘使能信號(hào)和測試使能信號(hào)；以及第二邏輯門，其第一輸入端連接至延遲生成器的輸出端，其第二輸入端連接至第一邏輯門的輸出端。其中，第一邏輯門為NOR門；以及第二邏輯門為NOR門。其中，測試使能信號(hào)被配置為使得當(dāng)測試使能信號(hào)具有邏輯高狀態(tài)時(shí)，靜態(tài)邏輯模塊和多米諾邏輯模塊實(shí)施掃描測試；以及當(dāng)測試使能信號(hào)具有邏輯低狀態(tài)時(shí)，靜態(tài)邏輯模塊和多米諾邏輯模塊在正常模式下工作。其中，延遲生成器包括第一反相器，被配置為接收時(shí)鐘信號(hào)；以及第二反相器，其輸入端連接至第一反相器的輸出端，其輸出端連接至第二邏輯門的第一輸入端。
其中，靜態(tài)邏輯模塊和多米諾邏輯模塊被配置為使得當(dāng)時(shí)鐘使能信號(hào)具有邏輯高狀態(tài)時(shí)，多米諾邏輯模塊的輸出端生成相位與時(shí)鐘信號(hào)類似的信號(hào)；以及當(dāng)時(shí)鐘使能信號(hào)具有邏輯低狀態(tài)時(shí)，多米諾邏輯模塊的輸出端生成邏輯低信號(hào)。其中，多米諾邏輯模塊包括輸入級(jí)，其輸入端連接至?xí)r鐘信號(hào)；反相器，其輸入端連接至輸入級(jí)的輸出端；以及完全保持器模塊，具有連接至輸入級(jí)的輸出端的輸出端和輸入端。其中，完全保持器模塊包括第一反相器，其輸入端連接至輸入級(jí)的輸出端；以及第二反相器，其輸入端連接至第一反相器的輸出端，其輸出端連接至輸入級(jí)的輸出端。其中，輸入級(jí)包括第一p型金屬氧化物半導(dǎo)體PMOS晶體管，其源極連接至一電壓電勢；第一 n型金屬氧化物半導(dǎo)體NMOS晶體管，其漏極連接至第一 PMOS晶體管的漏極，其柵極連接至第一 PMOS晶體管的柵極并且進(jìn)一步連接至?xí)r鐘信號(hào)；以及第二 NMOS晶體管，其源極接地，其漏極連接至第一 NMOS晶體管的源極，以及其柵極連接至靜態(tài)邏輯模塊的輸出端。此外，本發(fā)明還提供了一種系統(tǒng)，包括內(nèi)部時(shí)鐘門控裝置，包括靜態(tài)邏輯模塊，被配置為接收時(shí)鐘信號(hào)和時(shí)鐘使能信號(hào)；以及多米諾邏輯模塊，被配置為從靜態(tài)邏輯模塊的輸出端接收時(shí)鐘信號(hào)和控制信號(hào)；以及多個(gè)電路，具有連接至內(nèi)部時(shí)鐘門控裝置的輸出端的時(shí)鐘輸入端。其中，內(nèi)部時(shí)鐘門控裝置被配置為使得當(dāng)時(shí)鐘使能信號(hào)具有邏輯高狀態(tài)時(shí)，內(nèi)部時(shí)鐘門控裝置的輸出端生成相位與時(shí)鐘信號(hào)類似的信號(hào)；以及當(dāng)時(shí)鐘使能信號(hào)具有邏輯低狀態(tài)時(shí)，內(nèi)部時(shí)鐘門控裝置的輸出端生成邏輯低信號(hào)。其中，內(nèi)部時(shí)鐘門控裝置被配置為使得當(dāng)多個(gè)電路工作時(shí)，內(nèi)部時(shí)鐘門控裝置的輸出端生成相位與時(shí)鐘信號(hào)類似的信號(hào)；以及當(dāng)多個(gè)電路不工作時(shí)，內(nèi)部時(shí)鐘門控裝置的輸出端生成邏輯低信號(hào)。其中，靜態(tài)邏輯模塊包括延遲生成器，被配置為接收時(shí)鐘信號(hào)；第一邏輯門，被配置為接收時(shí)鐘使能信號(hào)和測試使能信號(hào)；以及第二邏輯門，其第一輸入端連接至延遲生成器的輸出端，其第二輸入端連接至第一邏輯門的輸出端。其中，第一邏輯門為NOR門，并且第二邏輯門為NOR門。其中，第一邏輯門和第二邏輯門中的至少一個(gè)包括第一反相器，具有被配置為接收時(shí)鐘使能信號(hào)的輸入端；第二反相器，具有被配置為接收測試使能信號(hào)的輸入端；以及AND門，其第一輸入端連接至第一反相器的輸出端，其第二輸入端連接至第二反相器的輸出端。其中，多米諾邏輯模塊包括輸入級(jí)，其輸入端被配置為接收時(shí)鐘信號(hào)；反相器，其輸入端連接至輸入級(jí)的輸出端；以及完全保持器模塊，具有連接至輸入級(jí)的輸出端的輸出端和輸入端。其中，完全保持 器模塊包括第一反相器，其輸入端連接至輸入級(jí)的輸出端；第一P型金屬氧化物半導(dǎo)體PMOS晶體管，其源極連接至一電壓電勢，其柵極連接至第一反相器的輸出端，以及其漏極連接至第一反相器的輸入端；第一 n型金屬氧化物半導(dǎo)體NMOS晶體管，其漏極連接至第一反相器的輸入端，其柵極連接至?xí)r鐘信號(hào)；以及第二 NMOS晶體管，其漏極連接至第一 NMOS晶體管的源極，其柵極連接至第一反相器的輸出端，以及其源極接地。其中，完全保持器模塊包括第一反相器，其輸入端連接至輸入級(jí)的輸出端；第一PMOS晶體管，其源極連接至一電壓電勢，其柵極連接至第一反相器的輸出端；第二 PMOS晶體管，其源極連接至第一 PMOS晶體管的漏極，其柵極連接至?xí)r鐘信號(hào)的反相信號(hào)，其漏極連接至第一反相器的輸入端；第一 NMOS晶體管，其漏極連接至第一反相器的輸入端，其柵極連接至?xí)r鐘信號(hào)；以及第二 NMOS晶體管，其漏極連接至第一 NMOS晶體管的源極，其柵極連接至第一反相器的輸出端，以及其源極接地。此外，還提供了一種電路，包括靜態(tài)邏輯模塊，被配置為接收時(shí)鐘信號(hào)和時(shí)鐘使能信號(hào)；以及多米諾邏輯模塊，被配置為從靜態(tài)邏輯模塊的輸出端接收時(shí)鐘信號(hào)和控制信號(hào)，其中，當(dāng)時(shí)鐘使能信號(hào)具有邏輯高狀態(tài)時(shí)，多米諾邏輯模塊的輸出端生成相位與時(shí)鐘信號(hào)類似的信號(hào)，以及當(dāng)時(shí)鐘使能信號(hào)具有邏輯低狀態(tài)時(shí)，多米諾邏輯模塊的輸出端生成邏輯低信號(hào)。其中，多米諾邏輯模塊包括輸入級(jí)，包括串聯(lián)連接的第一 P型金屬氧化物半導(dǎo)體PMOS晶體管、第一 n型金屬氧化物半導(dǎo)體NMOS晶體管、和第二 NMOS晶體管；反相器的輸入端連接至輸入級(jí)的輸出端；以及完全保持器模塊，包括第一反相器，其輸入端連接至輸入級(jí)的輸出端；第二 PMOS晶體管，其源極連接至一電壓電勢，其柵極連接至第一反相器的輸出端，第三PMOS晶體管，其源極連接至第一 PMOS晶體管的漏極，其柵極連接至?xí)r鐘信號(hào)的反相信號(hào)，其漏極連接至第一反相器的輸入端；以及第三NMOS晶體管，其漏極連接至第
一NMOS晶體管的源極，其柵極連接至第一反相器的輸出端，以及其源極接地。其中，靜態(tài)邏輯模塊包括延遲生成器，被配置為接收時(shí)鐘信號(hào)；第一邏輯電路，被配置為實(shí)施邏輯NOR功能，具有接收時(shí)鐘使能信號(hào)的第一輸入端和接收測試使能信號(hào)的第二輸入端；以及第二邏輯電路，被配置為實(shí)施邏輯NOR功能，具有連接至延遲生成器的輸出端的第一輸入端和連接至第一邏輯電路的輸出端的第二輸入端。


為了更好地理解本發(fā)明及其優(yōu)點(diǎn)，現(xiàn)在將結(jié)合附圖所進(jìn)行的以下描述作為參考，其中圖I示出了根據(jù)實(shí)施例的內(nèi)部時(shí)鐘門控裝置的框圖；圖2示出了在圖I中所示的內(nèi)部時(shí)鐘門控裝置的詳細(xì)原理圖3示出了示出在圖2中所示的內(nèi)部時(shí)鐘門控裝置的工作原理的時(shí)序圖；圖4A-圖4C示出了通過利用靜態(tài)邏輯時(shí)鐘和多米諾(domino)邏輯時(shí)鐘形成內(nèi)部時(shí)鐘門控裝置的優(yōu)點(diǎn)；圖5示出了根據(jù)另一實(shí)施例的完全保持器的第二示例性實(shí)施例；圖6示出了完全保持器的第三示例性實(shí)施例的原理圖；圖7示出了包括在圖6中所示的完全保持器的多米諾邏輯時(shí)鐘的原理圖；以及圖8示出了靜態(tài)邏輯時(shí)鐘的第二示例性實(shí)施例的原理圖。除非另有說明，否則在不同附圖中的相應(yīng)數(shù)字和符號(hào)通常指的是相應(yīng)部件。為了清晰地示出各個(gè)實(shí)施例的相關(guān)方面，繪制附圖，并且沒有必要按比例繪制。
具體實(shí)施例方式下面，詳細(xì)討論本發(fā)明優(yōu)選實(shí)施例的制造和使用。然而，應(yīng)該理解，本發(fā)明提供了許多可以在各種具體環(huán)境中實(shí)現(xiàn)的可應(yīng)用的發(fā)明概念。所討論的具體實(shí)施例僅僅示出制造和使用本發(fā)明的具體方式，而不用于限制本發(fā)明的范圍。將在上下文中關(guān)于優(yōu)選實(shí)施例描述了本發(fā)明，內(nèi)部時(shí)鐘門控裝置包括多米諾邏輯時(shí)鐘和靜態(tài)邏輯時(shí)鐘。然而，還可以將本發(fā)明應(yīng)用于各種時(shí)鐘門控電路。最初，參照圖I，根據(jù)實(shí)施例示出了內(nèi)部時(shí)鐘門控(gating)裝置的框圖。內(nèi)部時(shí)鐘門控裝置100包括靜態(tài)邏輯模塊102和多米諾邏輯模塊104。多米諾邏輯模塊104包括第一輸入，連接至?xí)r鐘信號(hào)CP ;以及第二輸入，連接至靜態(tài)邏輯模塊102的輸出。靜態(tài)邏輯模塊102具有第一輸入，連接至?xí)r鐘信號(hào)CP ;第二輸入，連接至?xí)r鐘使能信號(hào)E ;以及第三輸入，連接至測試使能信號(hào)TE。應(yīng)該注意，當(dāng)將測試使能信號(hào)TE設(shè)置為邏輯高狀態(tài)時(shí)，內(nèi)部時(shí)鐘門控裝置100可以實(shí)施掃描測試。另一方面，當(dāng)將測試使能信號(hào)TE設(shè)置為邏輯低狀態(tài)時(shí)，內(nèi)部時(shí)鐘門控裝置100在正常模式下工作。當(dāng)內(nèi)部時(shí)鐘門控裝置100在正常模式下工作時(shí)，響應(yīng)于時(shí)鐘使能信號(hào)E的狀態(tài)，多米諾邏輯時(shí)鐘104可以提供用于各種同步電路的時(shí)鐘信號(hào)，將該各種同步電路連接至多米諾邏輯模塊104的輸出Q。反之，當(dāng)連接至多米諾邏輯模塊104的輸出Q的同步電路不工作時(shí)，時(shí)鐘使能信號(hào)E可以改變其狀態(tài)，并且關(guān)閉在多米諾邏輯模塊104的輸出Q處的時(shí)鐘信號(hào)。下文中，將關(guān)于圖2和圖3描述用于靜態(tài)邏輯模塊和多米諾邏輯模塊的具體工作原理。圖2示出了在圖I中所示的內(nèi)部時(shí)鐘門控裝置的具體原理圖。根據(jù)實(shí)施例，靜態(tài)邏輯模塊102可以包括第一反相器204、第二反相器206、第一或非門(N0R門)212、以及第二 NOR門214。串聯(lián)連接第一反相器204和第二反相器206，該串聯(lián)電路具有連接至?xí)r鐘信號(hào)CP的輸入。如圖2所示，通過第一反相器204和第二反相器206所形成的電路等效于緩沖器，因此，在第二反相器206的輸出處的信號(hào)與時(shí)鐘信號(hào)CP相同,但是由于來自第一反相器204和第二反相器206的傳播延遲所導(dǎo)致的時(shí)移。在通篇描述中，作為選擇，將在第二反相器206的輸出處的信號(hào)稱作CP'。第一 NOR門212具有兩個(gè)輸入，這兩個(gè)輸入分別連接至?xí)r鐘控制信號(hào)E和測試控制信號(hào)TE。將第一 NOR門212的輸出連接至第二 NOR門214的一個(gè)輸入。第二 NOR門214的另一輸入端連接至第二反相器206的輸出。在正常工作模式(TE為低電平)下，根據(jù)NOR門的工作原理，當(dāng)時(shí)鐘控制信號(hào)E為高電平時(shí)，第一 NOR門212(稱作E')的輸出為低電平。SP，第二 NOR門214的第二輸入端為低電平。下文中，將關(guān)于圖3描述靜態(tài)邏輯模塊102的具體操作。多米諾邏輯模塊104包括第一 PMOS晶體管Q1、第一 NMOS晶體管Q2、第二 NMOS晶體管Q3、第三反相器208、以及完全保持器模塊202。將第一 PMOS晶體管Q1、第一 NMOS晶體管Q2、以及第二 NMOS晶體管Q3串聯(lián)連接。更具體地來說，第一 PMOS晶體管Ql具有源極，連接至電壓電勢VDD ;漏極，連接至第一 NMOS晶體管Q2的漏極；柵極，連接至第一 NMOS晶體管Q2的柵極并且進(jìn)一步連接至?xí)r鐘信號(hào)CP。將第一 NMOS晶體管Q2的源極連接至第
二NMOS晶體管Q3的漏極。第二 NMOS晶體管Q3具有接地的源極。此外，將來自靜態(tài)邏輯模塊102的輸出信號(hào)Net_A連接至第二 NMOS晶體管Q3的柵極。在第一 PMOS晶體管Ql和第一 NMOS晶體管Q2之間的結(jié)點(diǎn)為信號(hào)總線，將該信號(hào)總線稱作Net_B。經(jīng)由第三緩沖器208將總線Net_B連接至多米諾邏輯模塊104的輸出Q0在總線Net_B處接合完全保持器202。如圖2所示，兩個(gè)一個(gè)接一個(gè)地連接的反相器形成完全保持器模塊202。當(dāng)?shù)谝?PMOS晶體管Ql和第二 NMOS晶體管Q3截止并且總線Net_B開始浮置時(shí)，完全保持器模塊202能夠保持總線Net_B上的最后的有效邏輯值。下文中，將關(guān)于圖3描述完全保持器模塊202的具 體工作原理。圖3示出了示出在圖2中所示的內(nèi)部時(shí)鐘門控裝置的工作原理的時(shí)序圖。如上文關(guān)于圖2所述的，內(nèi)部時(shí)鐘門控裝置100可以包括各種邏輯門?；趫D2中所示的電路，時(shí)序圖詳細(xì)示出了圖2中的邏輯門怎樣響應(yīng)于有關(guān)時(shí)間的輸入信號(hào)。如圖3所示，可能存在四個(gè)時(shí)鐘周期。假設(shè)時(shí)鐘使能信號(hào)E在時(shí)鐘信號(hào)CP的開始的兩個(gè)周期期間具有邏輯高狀態(tài)，并且在時(shí)鐘信號(hào)CP的最后兩個(gè)周期期間為邏輯低狀態(tài)。根據(jù)內(nèi)部時(shí)鐘門控裝置100的操作，當(dāng)時(shí)鐘使能信號(hào)E具有邏輯高狀態(tài)時(shí)，將時(shí)鐘信號(hào)從內(nèi)部時(shí)鐘門控裝置100的輸入傳送至輸出。另一方面，當(dāng)時(shí)鐘使能信號(hào)E具有邏輯低狀態(tài)時(shí)，時(shí)鐘信號(hào)CP不工作并且內(nèi)部時(shí)鐘門控裝置100的輸出保持低電平。將內(nèi)部時(shí)鐘門控裝置100的特征用于降低時(shí)鐘網(wǎng)絡(luò)功耗。例如，在數(shù)字系統(tǒng)中，當(dāng)數(shù)字系統(tǒng)檢測到連接至?xí)r鐘信號(hào)的電路不工作時(shí)，系統(tǒng)功率管理單元(未示出)可以將時(shí)鐘使能信號(hào)E設(shè)置為低。響應(yīng)于時(shí)鐘使能信號(hào)E的邏輯低電平，因此，內(nèi)部時(shí)鐘門控裝置100可以關(guān)閉時(shí)鐘信號(hào)CP?？傊?，具有內(nèi)部時(shí)鐘門控裝置的優(yōu)選特征為數(shù)字系統(tǒng)可以關(guān)閉一些不工作電路的時(shí)鐘信號(hào)，從而使得可以降低總功耗。在圖3中，假設(shè)時(shí)鐘信號(hào)CP和時(shí)鐘使能信號(hào)E為初始值“O”。在第一時(shí)間點(diǎn)處(標(biāo)示I的虛線)，產(chǎn)生時(shí)鐘使能信號(hào)E的上升沿。結(jié)果，第一 NOR門212 (沒有示出，而是在圖2中所示的)的輸出E'從邏輯高狀態(tài)改變?yōu)檫壿嫷蜖顟B(tài)。因?yàn)镃P'在相位上與CP相同，但是具有時(shí)間延遲，所以CP'保持為低。響應(yīng)于CP'的邏輯低狀態(tài)和E'的邏輯低狀態(tài)，第二 NOR柵極214(在圖2中所示的)生成總線Net_A處的邏輯高狀態(tài)。多米諾邏輯模塊104(圖2中所示的)接收總線Net_A的邏輯高信號(hào)和時(shí)鐘信號(hào)CP的邏輯低信號(hào)。如圖2所示，CP的邏輯低將第一 PMOS晶體管Ql導(dǎo)通。同時(shí)，CP的邏輯低將第一 NMOS晶體管Q2截止。結(jié)果，因?yàn)橥ㄟ^導(dǎo)通的PMOS晶體管Ql將總線Net_B連接至電壓電勢VDD，所以總線Net_B為邏輯高狀態(tài)。此外，響應(yīng)于總線Net_B的邏輯高狀態(tài)，內(nèi)部時(shí)鐘門控裝置100的輸出Q生成邏輯低信號(hào)。在第二時(shí)間點(diǎn)處(標(biāo)示為2的虛線)，產(chǎn)生時(shí)鐘信號(hào)CP的上升沿。因?yàn)橥ㄟ^第一反相器204和第二反相器206所形成的緩沖器導(dǎo)致在CP的上升沿和CP'的上升沿之間的延遲。結(jié)果，總線Net_A保持高電平直到產(chǎn)生CP'的上升沿的第三時(shí)間點(diǎn)(標(biāo)示為3的虛線)。在第二時(shí)間點(diǎn)和第三時(shí)間點(diǎn)之間的周期期間，總線Net_A的邏輯高和CP的邏輯高都導(dǎo)致Net_B的邏輯狀態(tài)改變。尤其是，總線Net_A的邏輯高將第二 NMOS Q3導(dǎo)通并且CP的邏輯高將第一 NMOS Q2導(dǎo)通。接通的Q2和Q3將總線Net_B接地，從而使得將總線Net_B下拉至邏輯低狀態(tài)。響應(yīng)于總線Net_B的改變，內(nèi)部時(shí)鐘門控裝置100的輸出在第二時(shí)間點(diǎn)和第三時(shí)間點(diǎn)之間的周期期間生成邏輯高信號(hào)。在第三時(shí)間點(diǎn)處，產(chǎn)生CP'的上升沿。結(jié)果，第二 NOR門214的輸出Net_A從邏輯高狀態(tài)改變?yōu)檫壿嫷蜖顟B(tài)。在第三時(shí)間點(diǎn)和第四時(shí)間點(diǎn)(標(biāo)示為4的虛線)之間的周期期間，因?yàn)轫憫?yīng)于CP的邏輯高和總線Net_A的邏輯低，第一 PMOS晶體管Ql和第二 NMOS晶體管Q3截止，所以總線Net_B浮置。如上文關(guān)于圖2所述的，當(dāng)總線Net_B開始浮置時(shí)，完全保持器202可以保持總線Net_B的最后的有效邏輯電平。因此，總線Net_B在第三時(shí)間點(diǎn)處保持其最后的有效邏輯電平。如圖3所示，在第三時(shí)間點(diǎn)處的最后的有效邏輯電平為邏輯低狀態(tài)。結(jié)果，總線Net_B保持低電平直到第四時(shí)間點(diǎn)。在第三時(shí)間點(diǎn)處，時(shí)鐘信號(hào)CP從邏輯高電平改變?yōu)檫壿嫷碗娖健P的邏輯低電平 將第一 PMOS晶體管Ql導(dǎo)通。結(jié)果，將總線Net_B再次上拉至邏輯高狀態(tài)。因此，響應(yīng)于總線Net_B的邏輯狀態(tài)改變，內(nèi)部時(shí)鐘門控裝置100在其輸出Q處生成邏輯低狀態(tài)。由于該延遲，信號(hào)CP'保持高電平直到第五時(shí)間點(diǎn)(標(biāo)示為5的虛線)。響應(yīng)于在第五時(shí)間點(diǎn)處的CP'的下降沿，總線Net_A從邏輯低狀態(tài)改變?yōu)檫壿嫺郀顟B(tài)。結(jié)果，將第二 NMOS晶體管Q3導(dǎo)通。因?yàn)榈谝?NMOS晶體管Q2仍然截止，所以Q3的導(dǎo)通不影響總線Net_B的邏輯狀態(tài)。內(nèi)部時(shí)鐘門控裝置100的輸出Q保持低電平直到第六時(shí)間點(diǎn)(標(biāo)示為6的虛線)。如圖3所示，從第六時(shí)間點(diǎn)至第九時(shí)間點(diǎn)(標(biāo)示為9的虛線)期間的時(shí)序圖與在從第二時(shí)間點(diǎn)至第五時(shí)間點(diǎn)的周期期間的時(shí)序圖相同，并且因此本文沒有討論。從圖3中所示的第十時(shí)間點(diǎn)(標(biāo)示為10的虛線)處，時(shí)鐘使能信號(hào)E從邏輯高狀態(tài)改變?yōu)檫壿嫷蜖顟B(tài)。結(jié)果，第一 NOR門212的輸出E'改變?yōu)檫壿嫺郀顟B(tài)。響應(yīng)于E'的邏輯高電平，第二 NOR門214可以生成總線Net_A的邏輯低信號(hào)。即，當(dāng)時(shí)鐘使能信號(hào)E為邏輯低狀態(tài)時(shí)，第二 NMOS晶體管Q3保持截止。由于Q3截止，所以當(dāng)Ql截止時(shí)，通過Ql的導(dǎo)通或浮置可以上拉總線Net_B。當(dāng)總線他、8浮置時(shí)，完全保持器202可以保持總線Net_B的最后的有效邏輯狀態(tài)。在本實(shí)例中，如圖3所示，總線Net_B的最后的有效邏輯狀態(tài)為邏輯高?？傊?dāng)時(shí)鐘使能信號(hào)E為低電平時(shí)，因?yàn)閷?dǎo)通的Ql或完全保持器202可能將總線Net_B上拉至邏輯高狀態(tài)，所以總線Net_B保持高電平。總線Net_B的邏輯高導(dǎo)致內(nèi)部時(shí)鐘門控裝置100的輸出Q的邏輯低。如通過圖3中的示例性時(shí)序圖所示的，當(dāng)時(shí)鐘使能信號(hào)為低電平時(shí)，具有內(nèi)部時(shí)鐘門控裝置100的優(yōu)選特征是阻止沒有必要的時(shí)鐘信號(hào)。此夕卜，完全保持器202可以防止諸如總線Net_B的邏輯總線浮置，從而使得內(nèi)部時(shí)鐘門控裝置100可以生成可靠信號(hào)。圖4A-4C示出了通過利用靜態(tài)邏輯模塊和多米諾邏輯模塊形成內(nèi)部時(shí)鐘門控裝置的優(yōu)點(diǎn)。如本領(lǐng)域中已知的，較長的內(nèi)部時(shí)鐘門控裝置的設(shè)置時(shí)間和延遲時(shí)間可以對數(shù)字系統(tǒng)的性能產(chǎn)生負(fù)面影響。例如，當(dāng)數(shù)字系統(tǒng)在GHz范圍內(nèi)工作時(shí)，諸如100皮秒的延遲可以引起數(shù)字系統(tǒng)的故障。圖4A示出了通過狀態(tài)邏輯模塊102和多米諾邏輯模塊104所形成的內(nèi)部時(shí)鐘門控裝置。與通過鎖存器電路所形成的時(shí)鐘門控器件相比較，靜態(tài)邏輯模塊可以減少由觸發(fā)器電路的操作所產(chǎn)生的設(shè)置時(shí)間。另一方面，多米諾邏輯電路可以進(jìn)一步減小從內(nèi)部時(shí)鐘門控裝置100的時(shí)鐘信號(hào)CP至輸出的傳播延遲。圖4B示出了基于傳統(tǒng)技術(shù)的內(nèi)部時(shí)鐘門控裝置的示例性時(shí)序圖。如圖4B所示，設(shè)置時(shí)間為約74. 41皮秒并且延遲時(shí)間 為約94. 27皮秒?；谙嗤墓ぷ鳝h(huán)境，圖4C示出了在通過包括靜態(tài)邏輯模塊和多米諾邏輯模塊的內(nèi)部時(shí)鐘門控裝置替換傳統(tǒng)的內(nèi)部時(shí)鐘門控裝置以后，設(shè)置時(shí)間和延遲時(shí)間分別為46. 72皮秒和87. 06皮秒?？傊?，具有內(nèi)部時(shí)鐘門控裝置100的優(yōu)選特征為可以減少內(nèi)部時(shí)鐘門控裝置的設(shè)置時(shí)間和延遲時(shí)間，從而使得可將時(shí)鐘門控裝置應(yīng)用于高頻應(yīng)用。圖5示出了根據(jù)另一實(shí)施例的完全保持器的第二示例性實(shí)施例。完全保持器的第二示例性實(shí)施例包括串聯(lián)連接的第一反相器和三個(gè)晶體管。第一反相器502與關(guān)于圖2所述的完全保持器202的反相器類似，并且為了避免重復(fù)，本文沒有描述。如本領(lǐng)域中已知的，當(dāng)邏輯總線浮置時(shí)，將完全保持器用于保持最后的有效邏輯值。如在圖3的時(shí)序圖中所示的(例如，在第三時(shí)間點(diǎn)和第四時(shí)間點(diǎn)之間的周期)，當(dāng)總線Net_B浮置時(shí)，時(shí)鐘信號(hào)CP具有邏輯高狀態(tài)。結(jié)果，響應(yīng)于CP的邏輯高電平，第一 NMOS晶體管Q52導(dǎo)通。第一 NMOS晶體管Q52的導(dǎo)通使第一 PMOS晶體管Q51連接至第二 NMOS晶體管Q53，從而形成第二反相器。因此，圖5的電路結(jié)構(gòu)等效于在圖2中所示的完全保持器202的兩個(gè)一個(gè)接一個(gè)地(back-to-back)連接的反相器。圖6示出了完全保持器的第三示例性實(shí)施例。第三示例性實(shí)施例包括串聯(lián)連接的第一反相器和第四晶體管。第一反相器602與關(guān)于圖2所述的完全保持器202的反相器類似，并且為了避免重復(fù)，本文沒有進(jìn)行描述。如在先前段落中所述的，當(dāng)邏輯總線浮置時(shí)，將完全保持器用于保持最后的有效邏輯值，當(dāng)總線Net_B浮置時(shí)，時(shí)鐘信號(hào)CP具有邏輯高狀態(tài)。此外，將CPB定義為反相時(shí)鐘信號(hào)CP。結(jié)果，響應(yīng)于CP的邏輯高電平，第一 NMOS晶體管Q63導(dǎo)通，并且響應(yīng)于CPB的邏輯低電平，第二 PMOS晶體管Q62導(dǎo)通。導(dǎo)通的第二 PMOS晶體管Q62和第一 NMOS晶體管Q63使第一 PMOS晶體管Q61連接至第二 NMOS晶體管Q64，從而形成第二反相器。因此，當(dāng)總線Net_B浮置時(shí)，圖6的電路配置等效于在圖2中所示的完全保持器202的兩個(gè)一個(gè)接一個(gè)地連接至的反相器。圖7示出了包括在圖6中所示的完全保持器的多米諾邏輯模塊的示意圖。與圖2中所示的完全保持器202相比較，圖7中所示的完全保持器包括四個(gè)晶體管，即，第二PMOS晶體管Q71、第三PMOS晶體管Q72、第一 NMOS晶體管Q2和第三NMOS晶體管Q73。當(dāng)總線Net_B浮置時(shí)，這些四個(gè)晶體管形成第二反相器。更具體地來說，當(dāng)總線Net_B開始浮置時(shí)，CP為邏輯高值并且CPB為邏輯低值。結(jié)果，第三PMOS晶體管Q73和第一 NMOS晶體管Q2導(dǎo)通。結(jié)果，第二 PMOS晶體管Q71和第三NMOS晶體管Q73形成第二反相器，該第二反相器具有連接至第一反相器702的輸出的輸入和連接至總線Net_B的輸出。第一反相器702通過其輸入接收總線Net_B的最后的有效邏輯值，并且將反相的Net_B傳送至通過第二PMOS晶體管Q71和第三NMOS晶體管Q73所形成的第二反相器。第二反相器的輸出生成與總線Net_B的最后的有效邏輯值相同的信號(hào)，從而防止總線Net_B浮置。圖8示出了靜態(tài)邏輯模塊的第二示例性實(shí)施例。與圖2中所示的靜態(tài)邏輯模塊102的第一示例性實(shí)施例相比較，第二示例性實(shí)施例利用第一 NOR門，該NOR門由第一反相器806、第二反相器808、以及與門(AND門)804形成。如本領(lǐng)域中已知的，可以通過AND門和兩個(gè)反相器替換NOR門。因此，通過第一反相器806、第二反相器808、以及與門804所形成的電路等效于圖2中所示的第一 NOR門212。關(guān)于圖2和圖3已經(jīng)討論了第一 NOR門212的工作原理，并且因此，本文沒有進(jìn)行討論。盡管已經(jīng)詳細(xì)地描述了本發(fā)明的實(shí)施例及其優(yōu)勢，但應(yīng)該理解，可以在不背離所附權(quán)利要求限定的本發(fā)明主旨和范圍的情況下，做各種不同的改變，替換和更改。而且，本申請的范圍并不僅限于本說明書中描述的工藝、機(jī)器、制造、材料組分、裝置、方法和步驟的特定實(shí)施例。作為本領(lǐng)域普通技術(shù)人員應(yīng)理解，通過本發(fā)明的公開，現(xiàn)有的或今后開發(fā)的用于執(zhí)行與根據(jù)本文所述相應(yīng)實(shí)施例基本相同的功能或獲得基本相同結(jié)果的工藝、機(jī)器、制造，材料組分、裝置、方法或步驟根據(jù)本發(fā)明可以被使用。例如，雖然所述實(shí)施例可能對于電池供電器件為特別優(yōu)選地，但是本發(fā)明不僅現(xiàn)有電池供電器件，并且可 以還可以提供用于連接至AC電壓或者其他電源的器件的優(yōu)選特征。因此，所附權(quán)利要求應(yīng)該包括在這樣的工藝、機(jī)器、制造、材料組分、裝置、方法或步驟的范圍內(nèi)。
權(quán)利要求
1.一種裝置，包括 靜態(tài)邏輯模塊，被配置為接收時(shí)鐘信號(hào)和時(shí)鐘使能信號(hào)；以及 多米諾邏輯模塊，被配置為從所述靜態(tài)邏輯模塊的輸出端接收所述時(shí)鐘信號(hào)和控制信號(hào)。
2.根據(jù)權(quán)利要求I所述的裝置，其中，所述靜態(tài)邏輯模塊包括 延遲生成器，被配置為接收所述時(shí)鐘信號(hào)； 第一邏輯門，被配置為接收所述時(shí)鐘使能信號(hào)和測試使能信號(hào)；以及第二邏輯門，其第一輸入端連接至所述延遲生成器的輸出端，其第二輸入端連接至所述第一邏輯門的輸出端。
3.根據(jù)權(quán)利要求2所述的裝置，其中，所述測試使能信號(hào)被配置為使得 當(dāng)所述測試使能信號(hào)具有邏輯高狀態(tài)時(shí)，所述靜態(tài)邏輯模塊和所述多米諾邏輯模塊實(shí)施掃描測試；以及 當(dāng)所述測試使能信號(hào)具有邏輯低狀態(tài)時(shí)，所述靜態(tài)邏輯模塊和所述多米諾邏輯模塊在正常模式下工作。
4.根據(jù)權(quán)利要求2所述的裝置，其中，所述延遲生成器包括 第一反相器，被配置為接收所述時(shí)鐘信號(hào)；以及 第二反相器，其輸入端連接至所述第一反相器的輸出端，其輸出端連接至所述第二邏輯門的所述第一輸入端。
5.根據(jù)權(quán)利要求I所述的裝置，其中，所述靜態(tài)邏輯模塊和所述多米諾邏輯模塊被配置為使得 當(dāng)所述時(shí)鐘使能信號(hào)具有邏輯高狀態(tài)時(shí)，所述多米諾邏輯模塊的輸出端生成相位與所述時(shí)鐘信號(hào)類似的信號(hào)；以及 當(dāng)所述時(shí)鐘使能信號(hào)具有邏輯低狀態(tài)時(shí)，所述多米諾邏輯模塊的輸出端生成邏輯低信號(hào)。
6.根據(jù)權(quán)利要求I所述的裝置，其中，所述多米諾邏輯模塊包括 輸入級(jí)，其輸入端連接至所述時(shí)鐘信號(hào)； 反相器，其輸入端連接至所述輸入級(jí)的輸出端；以及 完全保持器模塊，具有連接至所述輸入級(jí)的輸出端的輸出端和輸入端， 其中，所述輸入級(jí)包括 第一 P型金屬氧化物半導(dǎo)體PMOS晶體管，其源極連接至一電壓電勢； 第一 n型金屬氧化物半導(dǎo)體NMOS晶體管，其漏極連接至所述第一 PMOS晶體管的漏極，其柵極連接至所述第一 PMOS晶體管的柵極并且進(jìn)一步連接至所述時(shí)鐘信號(hào)；以及 第二 NMOS晶體管，其源極接地，其漏極連接至所述第一 NMOS晶體管的源極，以及其柵極連接至所述靜態(tài)邏輯模塊的輸出端。
7.一種系統(tǒng),包括 內(nèi)部時(shí)鐘門控裝置，包括 靜態(tài)邏輯模塊，被配置為接收時(shí)鐘信號(hào)和時(shí)鐘使能信號(hào)；以及多米諾邏輯模塊，被配置為從所述靜態(tài)邏輯模塊的輸出端接收所述時(shí)鐘信號(hào)和控制信號(hào)；以及多個(gè)電路，具有連接至所述內(nèi)部時(shí)鐘門控裝置的輸出端的時(shí)鐘輸入端。
8.根據(jù)權(quán)利要求7所述的系統(tǒng)，其中，所述內(nèi)部時(shí)鐘門控裝置被配置為使得 當(dāng)所述時(shí)鐘使能信號(hào)具有邏輯高狀態(tài)時(shí)，所述內(nèi)部時(shí)鐘門控裝置的所述輸出端生成相位與所述時(shí)鐘信號(hào)類似的信號(hào)；以及 當(dāng)所述時(shí)鐘使能信號(hào)具有邏輯低狀態(tài)時(shí)，所述內(nèi)部時(shí)鐘門控裝置的所述輸出端生成邏輯低信號(hào)。
9.根據(jù)權(quán)利要求7所述的系統(tǒng)，其中，所述靜態(tài)邏輯模塊包括 延遲生成器，被配置為接收所述時(shí)鐘信號(hào)； 第一邏輯門，被配置為接收所述時(shí)鐘使能信號(hào)和測試使能信號(hào)；以及第二邏輯門，其第一輸入端連接至所述延遲生成器的輸出端，其第二輸入端連接至所述第一邏輯門的輸出端， 其中，所述第一邏輯門和所述第二邏輯門中的至少一個(gè)包括 第一反相器，具有被配置為接收所述時(shí)鐘使能信號(hào)的輸入端； 第二反相器，具有被配置為接收所述測試使能信號(hào)的輸入端；以及AND門，其第一輸入端連接至所述第一反相器的輸出端，其第二輸入端連接至所述第二反相器的輸出端。
10.一種電路,包括 靜態(tài)邏輯模塊，被配置為接收時(shí)鐘信號(hào)和時(shí)鐘使能信號(hào)；以及多米諾邏輯模塊，被配置為從所述靜態(tài)邏輯模塊的輸出端接收所述時(shí)鐘信號(hào)和控制信號(hào)，其中， 當(dāng)所述時(shí)鐘使能信號(hào)具有邏輯高狀態(tài)時(shí)，所述多米諾邏輯模塊的輸出端生成相位與所述時(shí)鐘信號(hào)類似的信號(hào)，以及 當(dāng)所述時(shí)鐘使能信號(hào)具有邏輯低狀態(tài)時(shí)，所述多米諾邏輯模塊的輸出端生成邏輯低信號(hào)， 其中，所述多米諾邏輯模塊包括 輸入級(jí)，包括串聯(lián)連接的第一 P型金屬氧化物半導(dǎo)體PMOS晶體管、第一 n型金屬氧化物半導(dǎo)體NMOS晶體管、和第二 NMOS晶體管； 反相器的輸入端連接至所述輸入級(jí)的輸出端；以及 完全保持器|吳塊，包括 第一反相器，其輸入端連接至所述輸入級(jí)的輸出端； 第二 PMOS晶體管，其源極連接至一電壓電勢，其柵極連接至所述第一反相器的輸出端， 第三PMOS晶體管，其源極連接至所述第一 PMOS晶體管的漏極，其柵極連接至所述時(shí)鐘信號(hào)的反相信號(hào)，其漏極連接至所述第一反相器的輸入端；以及 第三NMOS晶體管，其漏極連接至所述第一 NMOS晶體管的源極，其柵極連接至所述第一反相器的輸出端，以及其源極接地。
全文摘要
內(nèi)部時(shí)鐘門控裝置包括靜態(tài)邏輯模塊和多米諾邏輯模塊。將靜態(tài)邏輯模塊配置為接收時(shí)鐘信號(hào)和時(shí)鐘使能信號(hào)。將多米諾邏輯模塊配置為從靜態(tài)邏輯模塊的輸出接收時(shí)鐘信號(hào)和控制信號(hào)。狀態(tài)邏輯模塊和多米諾邏輯模塊進(jìn)一步被配置為，使得當(dāng)時(shí)鐘使能信號(hào)具有邏輯高狀態(tài)時(shí)，多米諾邏輯模塊的輸出生成相位與時(shí)鐘信號(hào)類似的信號(hào)。另一方面，當(dāng)時(shí)鐘使能信號(hào)具有邏輯低狀態(tài)時(shí)，多米諾邏輯模塊的輸出生成邏輯低信號(hào)。此外，靜態(tài)邏輯模塊和多米諾邏輯模塊可以分別減少內(nèi)部時(shí)鐘門控裝置的設(shè)置時(shí)間和延遲時(shí)間。
文檔編號(hào)G06F1/04GK102799211SQ201110317859
公開日2012年11月28日 申請日期2011年10月18日 優(yōu)先權(quán)日2011年5月27日
發(fā)明者劉祈麟, 鄒宗成, 林洋緒, 陸曉文 申請人:臺(tái)灣積體電路制造股份有限公司