專利名稱：使用總線倒置以減少同時(shí)信號(hào)切換的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種使用總線倒置以減少同時(shí)信號(hào)切換。
背景技術(shù)：
對(duì)于并行總線傳輸來說，多個(gè)并行總線線路用于同時(shí)傳輸信號(hào)。發(fā)生同步開關(guān)輸出(Simultaneous switching Output) (SSO)。然而，因?yàn)樵跀?shù)據(jù)轉(zhuǎn)換期間生成的功率和接地噪聲，所以在SSO中的信號(hào)完整性會(huì)降低。當(dāng)數(shù)據(jù)切換時(shí)，即，并行總線線路上的信號(hào)在“O”和“I”之間切換時(shí)，所轉(zhuǎn)換的電流穿過寄生電感器并且生成功率和接地噪聲。寄生電感器通常來自封裝(package),其中，并行總線線路位于該封裝中。在2. 5維(2. 5D)或者3維(3D)集成電路中，并行數(shù)據(jù)總線線路的數(shù)量從幾十條增 加至幾千條。隨著同步數(shù)據(jù)總線線路轉(zhuǎn)換的數(shù)量的增加，在SSO中的信號(hào)衰減更嚴(yán)重。功率消耗也更高。在之前用于減少功率和接地噪聲的解決方案中，將更多的功率和接地輸入/輸出(I/O)用于減小封裝的寄生電感。然而，更多功率和接地I/o導(dǎo)致芯片面積增大。對(duì)于具有多個(gè)總線線路的高容量數(shù)據(jù)總線來說，有時(shí)這種芯片面積的增加是不允許的。

發(fā)明內(nèi)容
為了解決上述問題，根據(jù)本發(fā)明的實(shí)施例，提供了一種方法，包括接收多個(gè)第一并行數(shù)據(jù)；生成多個(gè)第一編碼數(shù)據(jù)，其中，多個(gè)第一編碼數(shù)據(jù)中的每個(gè)與多個(gè)第一并行數(shù)據(jù)中相應(yīng)的一個(gè)相同；將多個(gè)第一編碼數(shù)據(jù)同時(shí)傳輸至多個(gè)并行總線線路，其中，多個(gè)第一編碼數(shù)據(jù)中的每一個(gè)分別由多個(gè)并行總線線路中相應(yīng)的一個(gè)傳輸；接收多個(gè)第二并行數(shù)據(jù)；生成多個(gè)第二編碼數(shù)據(jù)，其中，多個(gè)第二編碼數(shù)據(jù)中的每個(gè)與多個(gè)第二并行數(shù)據(jù)中相應(yīng)的一個(gè)反相；以及將多個(gè)第二編碼數(shù)據(jù)同時(shí)傳輸至多個(gè)并行總線線路，其中，多個(gè)第二編碼數(shù)據(jù)中的每一個(gè)分別由多個(gè)總線線路中相應(yīng)的一個(gè)傳輸。其中，多個(gè)第一并行數(shù)據(jù)和多個(gè)第二并行數(shù)據(jù)位于兩個(gè)連續(xù)時(shí)鐘周期內(nèi)。該方法進(jìn)一步包括生成第一總線倒置信號(hào)；傳輸?shù)谝豢偩€倒置信號(hào)和多個(gè)第一編碼數(shù)據(jù)；生成與第一總線倒置信號(hào)反相的第二總線倒置信號(hào)；以及傳輸?shù)诙偩€倒置信號(hào)和多個(gè)第二編碼數(shù)據(jù)。其中，將第一總線倒置信號(hào)和第二總線倒置信號(hào)傳輸至總線線路，總線線路與多個(gè)并行總線線路并行且分離。其中，多個(gè)第二并行數(shù)據(jù)直接位于多個(gè)第一并行數(shù)據(jù)的時(shí)鐘周期以后的時(shí)鐘周期中，并且其中，生成第二總線倒置信號(hào)的步驟包括將多個(gè)第二并行數(shù)據(jù)中的每個(gè)與多個(gè)第一編碼數(shù)據(jù)中相應(yīng)的一個(gè)數(shù)據(jù)進(jìn)行比較，從而確定轉(zhuǎn)換的總數(shù)；以及將轉(zhuǎn)換的總數(shù)與閾值數(shù)進(jìn)行比較，并且響應(yīng)于相應(yīng)的比較結(jié)果，設(shè)置第二總線倒置信號(hào)。其中，將多個(gè)第二并行數(shù)據(jù)中的每個(gè)與多個(gè)第一編碼數(shù)據(jù)中相應(yīng)的一個(gè)數(shù)據(jù)進(jìn)行比較的步驟包括使用XOR門進(jìn)行比較，其中，XOR門中的每個(gè)包括第一輸入端，接收多個(gè)第二并行數(shù)據(jù)中的一個(gè)；和第二輸入端，接收多個(gè)第一編碼數(shù)據(jù)中相應(yīng)的一個(gè)。其中，閾值數(shù)等于約多個(gè)并行總線線路的總數(shù)的一半。該方法進(jìn)一步包括從多個(gè)并行總線線路接收多個(gè)第一編碼數(shù)據(jù)和多個(gè)第二編碼數(shù)據(jù)；以及對(duì)多個(gè)第一編碼數(shù)據(jù)和多個(gè)第二編碼數(shù)據(jù)進(jìn)行解碼從而分別生成多個(gè)第一恢復(fù)數(shù)據(jù)和多個(gè)第二恢復(fù)數(shù)據(jù)，其中，多個(gè)第一恢復(fù)數(shù)據(jù)和多個(gè)第二恢復(fù)數(shù)據(jù)分別與多個(gè)第一并行數(shù)據(jù)和多個(gè)第二并行數(shù)據(jù)相同。其中，對(duì)多個(gè)第一編碼數(shù)據(jù)和多個(gè)第二編碼數(shù)據(jù)進(jìn)行解碼的步驟包括對(duì)于多個(gè)第一編碼數(shù)據(jù)、多個(gè)第二編碼數(shù)據(jù)和總線倒置信號(hào)中的每個(gè)執(zhí)行異或運(yùn)算。根據(jù)本發(fā)明的實(shí)施例，還提供了一種方法，包括接收多個(gè)并行數(shù)據(jù)；根據(jù)多個(gè)并行數(shù)據(jù)生成多個(gè)編碼數(shù)據(jù)，包括計(jì)算多個(gè)并行總線線路上切換的總數(shù)；當(dāng)切換的總數(shù)小于或等于閾值數(shù)時(shí)，多個(gè)編碼數(shù)據(jù)保持與多個(gè)并行數(shù)據(jù)相同，閾值數(shù)等于約多個(gè)并行總線線路的總數(shù)的一半；以及當(dāng)切換的總數(shù)大于閾值數(shù)時(shí)，對(duì)多個(gè)并行數(shù)據(jù)中的每個(gè)進(jìn)行取反， 從而生成多個(gè)編碼數(shù)據(jù)；通過多個(gè)并行總線線路傳輸多個(gè)編碼數(shù)據(jù)；以及根據(jù)多個(gè)編碼數(shù)據(jù)生成與多個(gè)并行數(shù)據(jù)相同的多個(gè)恢復(fù)數(shù)據(jù)。該方法進(jìn)一步包括當(dāng)多個(gè)編碼數(shù)據(jù)中的每個(gè)與多個(gè)并行數(shù)據(jù)中相應(yīng)的一個(gè)反相時(shí)，將總線倒置信號(hào)設(shè)置為真，并且當(dāng)多個(gè)編碼數(shù)據(jù)與多個(gè)并行數(shù)據(jù)相同時(shí)，將總線倒置信號(hào)設(shè)置為假；以及將總線倒置信號(hào)從多個(gè)并行總線線路的傳輸端傳輸至接收端，其中，通過對(duì)多個(gè)編碼數(shù)據(jù)中的每個(gè)和總線倒置信號(hào)進(jìn)行異或運(yùn)算來執(zhí)行生成多個(gè)恢復(fù)數(shù)據(jù)的步驟。其中，使用總線線路傳輸總線倒置信號(hào)，總線線路與用于傳輸多個(gè)編碼數(shù)據(jù)的多個(gè)并行總線線路并行且分離。其中，計(jì)算多個(gè)并行總線線路上切換的總數(shù)的步驟包括將多個(gè)所傳輸?shù)臄?shù)據(jù)中的每個(gè)與多個(gè)并行數(shù)據(jù)中的相應(yīng)一個(gè)進(jìn)行比較，其中，直接在用于傳輸多個(gè)編碼數(shù)據(jù)的時(shí)鐘周期之前的時(shí)鐘周期中通過多個(gè)并行總線線路傳輸多個(gè)所傳輸?shù)臄?shù)據(jù)。其中，通過進(jìn)行異或運(yùn)算來執(zhí)行將多個(gè)所傳輸?shù)臄?shù)據(jù)中的每個(gè)與多個(gè)并行數(shù)據(jù)中的相應(yīng)一個(gè)進(jìn)行比較的步驟。其中，使用異或門來執(zhí)行保持多個(gè)編碼數(shù)據(jù)與多個(gè)并行數(shù)據(jù)相同的步驟、以及對(duì)多個(gè)并行數(shù)據(jù)中的每個(gè)進(jìn)行取反從而生成多個(gè)編碼數(shù)據(jù)的步驟。根據(jù)本發(fā)明的再一實(shí)施例，還提供了一種電路，包括多個(gè)并行總線線路；轉(zhuǎn)換監(jiān)控電路，被配置為計(jì)算多個(gè)并行總線線路上切換的總數(shù)，并且響應(yīng)于總數(shù)輸出總線倒置信號(hào)；以及總線編碼器，被配置為接收多個(gè)并行數(shù)據(jù)；以及基于多個(gè)并行數(shù)據(jù)和總線倒置信號(hào)生成多個(gè)編碼數(shù)據(jù)，其中，將總線編碼器的輸出端連接至多個(gè)并行總線線路。該電路進(jìn)一步包括總線解碼器，連接至多個(gè)并行總線線路，并且被配置為從多個(gè)并行總線線路接收多個(gè)編碼數(shù)據(jù)；以及生成與多個(gè)并行數(shù)據(jù)相同的多個(gè)恢復(fù)數(shù)據(jù)。該電路進(jìn)一步包括總線線路，與多個(gè)并行總線線路并行且分離，其中，總線線路包括第一端，連接至轉(zhuǎn)換監(jiān)控電路的輸出端，并且被配置為接收總線倒置信號(hào)；和第二端，連接至總線解碼器。其中，總線解碼器包括多個(gè)異或門，每個(gè)異或門包括第一輸入端，連接至多個(gè)并行總線線路中相應(yīng)的一個(gè)；和第二輸入端，被配置為接收總線倒置信號(hào)。其中，總線編碼器被配置為當(dāng)切換的總數(shù)小于或等于閾值時(shí)，將多個(gè)編碼數(shù)據(jù)保持與多個(gè)并行數(shù)據(jù)相同，閾值等于約多個(gè)并行總線線路的總數(shù)的一半；以及當(dāng)切換的總數(shù)大于閾值時(shí)，對(duì)多個(gè)并行數(shù)據(jù)進(jìn)行取反從而生成多個(gè)編碼數(shù)據(jù)。


為了更好地理解實(shí)施例及其優(yōu)點(diǎn)，現(xiàn)在將結(jié)合附圖所進(jìn)行的以下描述作為參考，其中圖I示出了根據(jù)ー些實(shí)施例的并行總線系統(tǒng)的電路圖；圖2示出了根據(jù)ー些實(shí)施例的要從發(fā)射器傳輸至接收器的并行數(shù)據(jù)和根據(jù)該并行數(shù)據(jù)所生成的總線倒置信號(hào)的時(shí)序圖；圖3示出根據(jù)ー些實(shí)施例實(shí)際上從發(fā)射器傳輸至接收器的編碼數(shù)據(jù)和各個(gè)總線倒置信號(hào)的時(shí)序
圖4示出了根據(jù)ー些實(shí)施例從編碼數(shù)據(jù)和各個(gè)總線倒置信號(hào)所恢復(fù)的數(shù)據(jù)的時(shí)序圖；以及圖5示出了根據(jù)ー些實(shí)施例的并行總線線路系統(tǒng)的接收器中的轉(zhuǎn)換監(jiān)控電路。
具體實(shí)施例方式下面，詳細(xì)討論本發(fā)明優(yōu)選實(shí)施例的制造和使用。然而，應(yīng)該理解，本實(shí)施例提供了許多可以在各種具體環(huán)境中實(shí)現(xiàn)的可應(yīng)用的發(fā)明概念。所討論的具體實(shí)施例僅僅示出制造和使用本發(fā)明的具體方式，而不用于限制本公開的范圍。根據(jù)實(shí)施例提供了用于減少信號(hào)的同時(shí)輸出切換的方法和用于實(shí)施該方法的電路。然后，論述了本實(shí)施例的變形和操作。在整個(gè)附圖和所描述的實(shí)施例中，將相似的參考標(biāo)號(hào)用于指示相似的元件。圖I示出了根據(jù)實(shí)施例的并行總線線路系統(tǒng)的結(jié)構(gòu)圖。從并行線14接收并行數(shù)據(jù)Dl至Dn (其中，η為整數(shù))，且該數(shù)據(jù)將要通過并行總線(傳輸)線路50從發(fā)射器10傳輸至接收器40。并行線14中的每ー個(gè)傳送并行數(shù)據(jù)Dl至Dn之一。在一實(shí)施例中，發(fā)射器10和接收器40位于相同的印刷電路板(PCB)上，并且傳輸線50形成在PCB的電介質(zhì)材料(諸如FR4)中。在可選實(shí)施例中，發(fā)射器10和接收器40遠(yuǎn)離設(shè)置，并且沒有位于相同PCB上。圖2、圖3、以及圖4示出了根據(jù)實(shí)施例在并行總線系統(tǒng)中的各種信號(hào)的示例性時(shí)序圖。在所示實(shí)例中，并行線14和并行總線線路50的總數(shù)η為8個(gè)。因此，在每個(gè)時(shí)鐘周期中傳輸8個(gè)字節(jié)。然而，應(yīng)當(dāng)意識(shí)到，并行總線線路50的實(shí)際數(shù)量可能大于或小于8個(gè)。在一些實(shí)施例中，并行總線線路50的總數(shù)可能大于ー百條或者超過一千條。圖2中所示的并行數(shù)據(jù)Dl至D8為通過發(fā)射器10從并行線14所接收的信號(hào)，并且為要傳輸至接收器40的信號(hào)。在通篇描述中，數(shù)據(jù)Dl至D8中的每個(gè)可以具有表示時(shí)間點(diǎn)的標(biāo)號(hào)(在括號(hào)中進(jìn)ー步包括該標(biāo)號(hào))作后綴(postfix)，該標(biāo)號(hào)表示該數(shù)據(jù)所在的時(shí)間點(diǎn)，從而指示該數(shù)據(jù)直接位于相應(yīng)時(shí)間點(diǎn)之后的時(shí)間段(時(shí)間周期)。例如，并行數(shù)據(jù)Dl (t0)表示直接位于時(shí)間點(diǎn)t0以后的時(shí)鐘周期中的數(shù)據(jù)D1，因此，該并行數(shù)據(jù)為位于時(shí)間點(diǎn)t0和tl之間的數(shù)據(jù)。在一實(shí)施例中，沒有直接傳輸數(shù)據(jù)Dl至D8。取而代之，對(duì)并行數(shù)據(jù)Dl至D8進(jìn)行編碼從而分別生成如圖3所示的編碼數(shù)據(jù)Xl至X8，并且編碼數(shù)據(jù)Xl至X8為在圖I中的并行總線線路50上所傳輸?shù)男盘?hào)。在一些時(shí)鐘周期中，諸如時(shí)鐘周期tl-t2和時(shí)鐘周期t2-t3，編碼數(shù)據(jù)Xl至X8與在相應(yīng)時(shí)鐘周期中的各個(gè)并行數(shù)據(jù)Dl至D8相同。例如，Xl(tl)等于Dl(tl)，并且X8(tl)等于Dl(tl)。在剰余時(shí)鐘周期中，諸如時(shí)鐘周期tO-tl和時(shí)鐘周期t3-t4，通過分別對(duì)在各個(gè)時(shí)鐘周期中的相應(yīng)并行數(shù)據(jù)Dl至D8進(jìn)行取反生成編碼數(shù)據(jù)Xl至X8。例如，Xl (t0)等于Dl (t0)的取反，并且X8 (t0)等于Dl(tO)的取漢。生成總線倒置信號(hào)XBI從而指示編碼數(shù)據(jù)Xl至X8與相應(yīng)并行數(shù)據(jù)Dl至D8相同或反相。在所示實(shí)例中，如果總線倒置信號(hào)XBI為“O”(假)，則各個(gè)編碼數(shù)據(jù)Xl至X8分別與并行數(shù)據(jù)Dl至D8相同。否則，如果總線倒置信號(hào)XBI為“I”(真)，則各個(gè)編碼數(shù)據(jù)Xl至X8分別根據(jù)并行數(shù)據(jù)Dl至D8進(jìn)行取反。在可選實(shí)施例中，總線倒置信號(hào)XBI的值“O”可表示信號(hào)的取反，而總線倒置信號(hào)XBI的值“ I ”可表示沒有對(duì)信號(hào)進(jìn)行取反。由于編碼數(shù)據(jù)Xl至X8為在并行總線線路50上所傳輸?shù)臄?shù)據(jù)，所以為了最小化在并行總線線路50上所切換的數(shù)據(jù)的數(shù)量，每次接收并行數(shù)據(jù)Dl至D8時(shí),將各個(gè)并行數(shù)據(jù) Dl至D8與在之前時(shí)鐘周期中的相應(yīng)編碼數(shù)據(jù)Xl至X8進(jìn)行比較。如果在沒有進(jìn)行取反的情況下傳輸并行數(shù)據(jù)Dl至D8，則比較結(jié)果指示具有數(shù)據(jù)切換的并行總線線路50的數(shù)量。如果數(shù)據(jù)切換小于一半，則可以在沒有取反的情況下，傳輸并行數(shù)據(jù)Dl至D8，并且因此，編碼數(shù)據(jù)Xl至X8與各個(gè)并行數(shù)據(jù)Dl至D8相同。在一些實(shí)施例中，將總線倒置信號(hào)XBI也設(shè)置為“O”。否則，如果數(shù)據(jù)切換大于一半，則對(duì)并行數(shù)據(jù)Dl至D8進(jìn)行取反，從而生成各個(gè)編碼數(shù)據(jù)Xl至X8，并且將總線倒置信號(hào)XBI設(shè)置為“ I ”。因此，通過傳輸根據(jù)并行數(shù)據(jù)取反的8個(gè)編碼數(shù)據(jù)Xl至X8，將在并行總線線路50上的數(shù)據(jù)切換數(shù)量減小到最多4位(其為8位的一半)。圖2至圖4示出了用于說明實(shí)施例的概念的示例性時(shí)序圖。參照?qǐng)D2，時(shí)間點(diǎn)t (-1)、t0、tl、t2、t3、以及t4間隔相鄰時(shí)鐘周期，并且這些時(shí)間點(diǎn)為信號(hào)Dl至D8可切換的時(shí)間。假設(shè)所有信號(hào)Xl(t-l)至X8(t-1)在時(shí)間點(diǎn)t0以前的時(shí)間段期間為“O”。在時(shí)間點(diǎn)t0處，位于并行性14上的數(shù)據(jù)D1、D2、以及D4-D6切換，而位于并行線14上的剩余數(shù)據(jù)D3、D7、以及D8沒有切換。將并行數(shù)據(jù)Dl (t0)至D8(t0)與相應(yīng)編碼數(shù)據(jù)Xl (t_l)至X8(t_l)進(jìn)行比較。由于如果實(shí)際上傳輸并行數(shù)據(jù)Dl (t0)至D8 (t0)，則數(shù)據(jù)Xl至X8中的一半以上(在該實(shí)例中，為5個(gè))需要切換，所以通過對(duì)各個(gè)并行數(shù)據(jù)Dl (t0)至D8(t0)進(jìn)行取反來生成編碼數(shù)據(jù)Xl (t0)至X8 (t0)，并且將總線倒置信號(hào)XBI (t0)設(shè)置為“I”。因此，由于在時(shí)間點(diǎn)t0處在并行總線線路50上傳輸數(shù)據(jù)Xl (t0)至X8 (t0)，而不是并行數(shù)據(jù)Dl (t0)至D8 (t0)，所以并行總線線路50僅具有三個(gè)信號(hào)切換，為數(shù)據(jù)X3、X7、以及X8。因此，總的切換數(shù)據(jù)小于并行總線線路50總數(shù)的一半。將并行數(shù)據(jù)Dl (tl)至D8(tl)與數(shù)據(jù)Xl (t0)至X8 (t0)中的相應(yīng)數(shù)據(jù)進(jìn)行比較，可以看出，在信號(hào)Xl (to)上切換信號(hào)Dl(tl)，而剩余數(shù)據(jù)D2(tl)至D8(tl)分別與相應(yīng)編碼數(shù)據(jù)X2(t0)至X8(t0)分別相同。這指示如果在沒有取反的情況下傳輸編碼數(shù)據(jù)Xl (tl)至X8 (tl)，在并行總線線路50上僅出現(xiàn)ー個(gè)信號(hào)切換。因此，編碼數(shù)據(jù)Xl (tl)至X8(tl)與相應(yīng)并行數(shù)據(jù)Dl (tl)至D8(tl)保持相同(沒有進(jìn)行取反)，并且可以將總線倒置信號(hào)XBI(tl)設(shè)置為“O”。結(jié)果，當(dāng)在并行總線線路50上傳輸編碼數(shù)據(jù)Xl (tl)至X8(tl)吋，僅數(shù)據(jù)Xl在時(shí)間點(diǎn)tl處切換。總切換數(shù)據(jù)也小于如圖I所示的并行總線線路50的總數(shù)的一半。并行數(shù)據(jù)Dl (t2)至D8(t2)與數(shù)據(jù)Xl(tl)至X8(tl)相同。因此，如果傳輸并行數(shù)據(jù)Dl(t2)至D8(t2)而沒有取反，則圖4中的并行總線線路50不具有任何數(shù)據(jù)切換。因此，編碼數(shù)據(jù)Xl (t2)至X8(t2)保持與相應(yīng)并行數(shù)據(jù)Dl (t2)至D8 (t2)相同(而沒有進(jìn)行取反)，并且將總線倒置信號(hào)XBl (t2)設(shè)置為“O”。結(jié)果，在時(shí)間點(diǎn)t2處，在并行總線線路50上沒有出現(xiàn)信號(hào)切換。所有并行數(shù)據(jù)Dl (t3)至D8(t3)均與相應(yīng)數(shù)據(jù)Xl (t2)至X8 (t2)反相。因此，如果傳輸并行數(shù)據(jù)Dl (t3)至D8(t3)而沒有取反，則所有并行總線線路50將具有數(shù)據(jù)切換。因此，在時(shí)鐘周期t3至t4期間，將總線倒置信號(hào)XBI (t3)設(shè)置為“1”，并且編碼數(shù)據(jù)Xl (t3)至X8(t3)與相應(yīng)并行數(shù)據(jù)Dl (t3)至D8(t3)反相。結(jié)果，即使所有8個(gè)并行數(shù)據(jù)Dl至D8在時(shí)間點(diǎn)t3處切換，在并行總線線路50上的時(shí)間點(diǎn)t3處也沒有出現(xiàn)信號(hào)切換。在接收器40中，從并行總線線路50接收編碼數(shù)據(jù)Xl至X8，并且對(duì)該編碼數(shù)據(jù)進(jìn) 行解碼以恢復(fù)并行數(shù)據(jù)Dl至D8。在圖4中將恢復(fù)數(shù)據(jù)示出為恢復(fù)數(shù)據(jù)Ql至Q8。在時(shí)鐘周期tO-tl、tl-t2、t2-t3、t3-t4中的每個(gè)中，分別檢查總線倒置信號(hào)XBl (t0)、XBI (tl)、XBI (t2)、以及XBI (t3)。如果各個(gè)總線倒置信號(hào)XBI為“0”，則相應(yīng)恢復(fù)數(shù)據(jù)Ql至Q8保持與相應(yīng)編碼數(shù)據(jù)Xl至X8相同。否則，如果總線反相信號(hào)XBI為“1”，則在各自時(shí)鐘周期中的恢復(fù)數(shù)據(jù)Ql至Q8中的每個(gè)與對(duì)應(yīng)編碼數(shù)據(jù)Xl至X8反相。結(jié)果，恢復(fù)數(shù)據(jù)Ql至Q8分別與并行數(shù)據(jù)Dl至D8相同。再次參照?qǐng)D1，并行總線系統(tǒng)的發(fā)射器10包括轉(zhuǎn)換監(jiān)控電路12，用于生成如圖2至圖4所示的總線倒置信號(hào)XBI。圖5示出了示例性的轉(zhuǎn)換監(jiān)控電路12，該轉(zhuǎn)換監(jiān)控電路包括多個(gè)轉(zhuǎn)換(切換)檢測(cè)器102。每個(gè)轉(zhuǎn)換檢測(cè)器102接收將要傳輸?shù)牟⑿袛?shù)據(jù)Dl至Dn(在圖2至圖4的示例性實(shí)施例中，整數(shù)η為8位)中的ー個(gè)，并且將其與在以前時(shí)鐘周期中的相應(yīng)編碼數(shù)據(jù)(例如，Xl (t0)至Xn(tO))進(jìn)行比較。在示例性實(shí)施例中，每個(gè)轉(zhuǎn)換檢測(cè)器102包括異或(XOR)門，具有接收并行數(shù)據(jù)Dl至Dn之一的XOR門的ー個(gè)輸入端，和接收以前時(shí)鐘周期的編碼數(shù)據(jù)Xl至Xn的另ー輸入端。如果相同XOR門的兩個(gè)輸入端處的接收信號(hào)不同，則檢測(cè)到轉(zhuǎn)換。將檢測(cè)結(jié)果輸出至加法器106。將通過加法器106所生成的總和108提供給比較器110，該總和為所檢測(cè)到的轉(zhuǎn)換的總數(shù)。如果在沒有進(jìn)行取反的情況下傳輸輸入數(shù)據(jù)，例如，Dl (tl)至D8(tl)，則總和108指示具有數(shù)據(jù)切換的并行總線線路50的數(shù)量。在一實(shí)施例中，比較器110將總和108與預(yù)定閾值數(shù)112進(jìn)行比較，例如，該閾值數(shù)可以為并行總線線路50的總數(shù)η的一半(η/2)。如果總和小于等于閾值數(shù)112，則將反相信號(hào)XBI設(shè)置為“O”。否則，如果總和108大于閾值數(shù)112，則將總線倒置信號(hào)設(shè)置為“I”。應(yīng)該認(rèn)識(shí)到，例如，閾值數(shù)也可能基本上在等于η/2的約80%和約120%之間。再次參照?qǐng)D1，總線編碼器16包括輸入端18，連接至傳送并行數(shù)據(jù)Dl至Dn(其中，在所示實(shí)例中，η等于8)的并行線14 ;以及輸入端20，連接至轉(zhuǎn)換監(jiān)控電路12的輸出端。因此，總線編碼器16從輸入端20接收總線倒置信號(hào)ΧΒΙ。總線編碼器16使用輸入數(shù)據(jù)Dl至Dn和總線倒置信號(hào)XBI生成編碼數(shù)據(jù)Xl至Χη。在一實(shí)施例中，總線編碼器16包括多個(gè)XOR門22，每個(gè)均具有用于接收并行數(shù)據(jù)Dl至Dn之一的第一輸入端，和用于接收總線倒置信號(hào)XBI的第二輸入端。例如，將生成的編碼數(shù)據(jù)Xl至Xn傳輸至D型觸發(fā)器(flip-flops) 28和發(fā)射器1/0 30。然后，通過并行總線線路50將編碼數(shù)據(jù)Xl至Xn和總線倒置信號(hào)XBI傳輸至接收器40。通過并行總線線路50'傳輸總線倒置信號(hào)XBI，該并行總線線路與并行總線線路50并行且分離。接收器40包括接收器I/O 42和D型觸發(fā)器44。通過接收器I/O 42和D型觸發(fā)器44，將編碼數(shù)據(jù)Xl至Xn提供給總線解碼器46，該總線解碼器可以包括多個(gè)XOR門48。每個(gè)XOR門48具有第一輸入端，用于接收編碼數(shù)據(jù)Xl至Xn之一；和第二輸入端，用于接收總線反相信號(hào)XBI。通過XOR門48的XOR操作，輸出至總線解碼器46的輸出端52的恢復(fù)數(shù)據(jù)Ql至Qn(圖4)與如在圖2中的并行數(shù)據(jù)Dl至Dn相同。通過對(duì)并行數(shù)據(jù)的編碼和解碼，可以將在并行總線線路上切換的數(shù)據(jù)總數(shù)減小至小于并行總線的總數(shù)的一半。平均來說，可以將信號(hào)切換的最大計(jì)數(shù)減小一半。結(jié)果，由于減少了數(shù)據(jù)切換的數(shù)量，降低了功率噪聲和接地噪聲。根據(jù)實(shí)施例，ー種方法包括接收多個(gè)第一并行數(shù)據(jù)；生成多個(gè)第ー編碼數(shù)據(jù)，其 中，多個(gè)第一編碼數(shù)據(jù)中的每個(gè)與多個(gè)第一并行數(shù)據(jù)中相應(yīng)的ー個(gè)相同；以及，將多個(gè)第一編碼數(shù)據(jù)同時(shí)傳輸至多個(gè)并行總線線路，其中，多個(gè)第一編碼數(shù)據(jù)中的每ー個(gè)分別由多個(gè)并行總線線路中相應(yīng)的ー個(gè)傳輸。該方法進(jìn)ー步包括接收多個(gè)第二并行數(shù)據(jù)；生成多個(gè)第二編碼數(shù)據(jù)，其中，多個(gè)第二編碼數(shù)據(jù)中的每個(gè)與多個(gè)第二并行數(shù)據(jù)中相應(yīng)的ー個(gè)反相；以及將多個(gè)第二編碼數(shù)據(jù)同時(shí)傳輸至多個(gè)并行總線線路，其中，多個(gè)第二編碼數(shù)據(jù)中的每一個(gè)分別由多個(gè)總線線路中相應(yīng)的ー個(gè)傳輸。根據(jù)其他實(shí)施例，ー種方法包括根據(jù)多個(gè)并行數(shù)據(jù)生成多個(gè)編碼數(shù)據(jù)。生成多個(gè)編碼數(shù)據(jù)的步驟包括計(jì)算多個(gè)并行總線線路上切換的總數(shù)。當(dāng)切換的總數(shù)小于或等于閾值數(shù)時(shí)，多個(gè)編碼數(shù)據(jù)保持與多個(gè)并行數(shù)據(jù)相同，閾值數(shù)等于約多個(gè)并行總線線路的總數(shù)的一半。當(dāng)切換的總數(shù)大于閾值數(shù)時(shí)，對(duì)多個(gè)并行數(shù)據(jù)中的每個(gè)進(jìn)行取反，從而生成多個(gè)編碼數(shù)據(jù)。該方法進(jìn)ー步包括在多個(gè)并行總線線路上傳輸多個(gè)編碼數(shù)據(jù)；從多個(gè)并行總線線路接收多個(gè)編碼數(shù)據(jù)；以及根據(jù)多個(gè)編碼數(shù)據(jù)生成與多個(gè)并行數(shù)據(jù)相同的多個(gè)恢復(fù)數(shù)據(jù)。根據(jù)再ー實(shí)施例，一種電路包括多個(gè)并行總線線路；轉(zhuǎn)換監(jiān)控電路，被配置為計(jì)算多個(gè)并行總線線路上切換的總數(shù)，并且響應(yīng)于總數(shù)輸出總線倒置信號(hào)；以及總線編碼器?？偩€編碼器被配置為同時(shí)接收多個(gè)并行數(shù)據(jù)，以及利用多個(gè)并行數(shù)據(jù)和總線倒置信號(hào)生成多個(gè)編碼數(shù)據(jù)?？偩€編碼器的輸出端連接至多個(gè)并行總線線路。盡管已經(jīng)詳細(xì)地描述了本實(shí)施例及其優(yōu)勢(shì)，但應(yīng)該理解，可以在不背離所附權(quán)利要求限定的本實(shí)施例的主g和范圍的情況下，做各種不同的改變，替換和更改。而且，本申請(qǐng)的范圍并不僅限于本說明書中描述的エ藝、機(jī)器、制造、材料組分、裝置、方法和步驟的特定實(shí)施例。作為本領(lǐng)域普通技術(shù)人員應(yīng)理解，通過本發(fā)明，現(xiàn)有的或今后開發(fā)的用于執(zhí)行與本文所述相應(yīng)實(shí)施例基本相同的功能或獲得基本相同結(jié)果的エ藝、機(jī)器、制造，材料組分、裝置、方法或步驟根據(jù)本發(fā)明可以被使用。因此，所附權(quán)利要求應(yīng)該包括在這樣的エ藝、機(jī)器、制造、材料組分、裝置、方法或步驟的范圍內(nèi)。此外，每條權(quán)利要求構(gòu)成單獨(dú)的實(shí)施例，并且多個(gè)權(quán)利要求和實(shí)施例的組合在本發(fā)明的范圍內(nèi)。
權(quán)利要求
1.一種方法，包括 接收多個(gè)第一并行數(shù)據(jù)； 生成多個(gè)第一編碼數(shù)據(jù)，其中，所述多個(gè)第一編碼數(shù)據(jù)中的每個(gè)與所述多個(gè)第一并行數(shù)據(jù)中相應(yīng)的一個(gè)相同； 將所述多個(gè)第一編碼數(shù)據(jù)同時(shí)傳輸至多個(gè)并行總線線路，其中，所述多個(gè)第一編碼數(shù)據(jù)中的每一個(gè)分別由所述多個(gè)并行總線線路中相應(yīng)的一個(gè)傳輸； 接收多個(gè)第二并行數(shù)據(jù)； 生成多個(gè)第二編碼數(shù)據(jù)，其中，所述多個(gè)第二編碼數(shù)據(jù)中的每個(gè)與所述多個(gè)第二并行數(shù)據(jù)中相應(yīng)的一個(gè)反相；以及 將所述多個(gè)第二編碼數(shù)據(jù)同時(shí)傳輸至所述多個(gè)并行總線線路，其中，所述多個(gè)第二編碼數(shù)據(jù)中的每一個(gè)分別由所述多個(gè)總線線路中相應(yīng)的一個(gè)傳輸。
2.根據(jù)權(quán)利要求I所述的方法，進(jìn)一步包括 生成第一總線倒置信號(hào)； 傳輸所述第一總線倒置信號(hào)和所述多個(gè)第一編碼數(shù)據(jù)； 生成與所述第一總線倒置信號(hào)反相的第二總線倒置信號(hào)；以及傳輸所述第二總線倒置信號(hào)和所述多個(gè)第二編碼數(shù)據(jù)，其中，將所述第一總線倒置信號(hào)和所述第二總線倒置信號(hào)傳輸至總線線路，所述總線線路與所述多個(gè)并行總線線路并行且分離。
3.根據(jù)權(quán)利要求2所述的方法，其中，所述多個(gè)第二并行數(shù)據(jù)直接位于所述多個(gè)第一并行數(shù)據(jù)的時(shí)鐘周期以后的時(shí)鐘周期中，并且其中，生成所述第二總線倒置信號(hào)的步驟包括 將所述多個(gè)第二并行數(shù)據(jù)中的每個(gè)與所述多個(gè)第一編碼數(shù)據(jù)中相應(yīng)的一個(gè)數(shù)據(jù)進(jìn)行比較，從而確定轉(zhuǎn)換的總數(shù)；以及 將所述轉(zhuǎn)換的總數(shù)與閾值數(shù)進(jìn)行比較，并且響應(yīng)于相應(yīng)的比較結(jié)果，設(shè)置所述第二總線倒置信號(hào)； 其中，將所述多個(gè)第二并行數(shù)據(jù)中的每個(gè)與所述多個(gè)第一編碼數(shù)據(jù)中相應(yīng)的一個(gè)數(shù)據(jù)進(jìn)行比較的步驟包括使用XOR門進(jìn)行比較，其中，所述XOR門中的每個(gè)包括第一輸入端，接收所述多個(gè)第二并行數(shù)據(jù)中的一個(gè)；和第二輸入端，接收所述多個(gè)第一編碼數(shù)據(jù)中相應(yīng)的一個(gè)； 其中，所述閾值數(shù)等于約所述多個(gè)并行總線線路的總數(shù)的一半。
4.根據(jù)權(quán)利要求I所述的方法，進(jìn)一步包括 從所述多個(gè)并行總線線路接收所述多個(gè)第一編碼數(shù)據(jù)和所述多個(gè)第二編碼數(shù)據(jù)；以及對(duì)所述多個(gè)第一編碼數(shù)據(jù)和所述多個(gè)第二編碼數(shù)據(jù)進(jìn)行解碼從而分別生成多個(gè)第一恢復(fù)數(shù)據(jù)和多個(gè)第二恢復(fù)數(shù)據(jù)，其中，所述多個(gè)第一恢復(fù)數(shù)據(jù)和所述多個(gè)第二恢復(fù)數(shù)據(jù)分別與所述多個(gè)第一并行數(shù)據(jù)和所述多個(gè)第二并行數(shù)據(jù)相同。
5.一種方法，包括 接收多個(gè)并行數(shù)據(jù)； 根據(jù)所述多個(gè)并行數(shù)據(jù)生成多個(gè)編碼數(shù)據(jù)，包括 計(jì)算多個(gè)并行總線線路上切換的總數(shù)；當(dāng)所述切換的總數(shù)小于或等于閾值數(shù)時(shí)，所述多個(gè)編碼數(shù)據(jù)保持與所述多個(gè)并行數(shù)據(jù)相同，所述閾值數(shù)等于約所述多個(gè)并行總線線路的總數(shù)的一半；以及 當(dāng)所述切換的總數(shù)大于所述閾值數(shù)吋，對(duì)所述多個(gè)并行數(shù)據(jù)中的每個(gè)進(jìn)行取反，從而生成所述多個(gè)編碼數(shù)據(jù)； 通過所述多個(gè)并行總線線路傳輸所述多個(gè)編碼數(shù)據(jù)；以及 根據(jù)所述多個(gè)編碼數(shù)據(jù)生成與所述多個(gè)并行數(shù)據(jù)相同的多個(gè)恢復(fù)數(shù)據(jù)。
6.根據(jù)權(quán)利要求5所述的方法，進(jìn)ー步包括 當(dāng)所述多個(gè)編碼數(shù)據(jù)中的每個(gè)與所述多個(gè)并行數(shù)據(jù)中相應(yīng)的ー個(gè)反相吋，將總線倒置信號(hào)設(shè)置為真，并且當(dāng)所述多個(gè)編碼數(shù)據(jù)與所述多個(gè)并行數(shù)據(jù)相同時(shí)，將所述總線倒置信號(hào)設(shè)置為假；以及 將所述總線倒置信號(hào)從所述多個(gè)并行總線線路的傳輸端傳輸至接收端，其中，通過對(duì)所述多個(gè)編碼數(shù)據(jù)中的每個(gè)和所述總線倒置信號(hào)進(jìn)行異或運(yùn)算來執(zhí)行生成所述多個(gè)恢復(fù)數(shù)據(jù)的步驟，其中，使用總線線路傳輸所述總線倒置信號(hào)，所述總線線路與用于傳輸所述多個(gè)編碼數(shù)據(jù)的所述多個(gè)并行總線線路并行且分離。
7.根據(jù)權(quán)利要求5所述的方法，其中，計(jì)算所述多個(gè)并行總線線路上切換的總數(shù)的步驟包括將多個(gè)所傳輸?shù)臄?shù)據(jù)中的每個(gè)與所述多個(gè)并行數(shù)據(jù)中的相應(yīng)ー個(gè)進(jìn)行比較，其中，直接在用于傳輸所述多個(gè)編碼數(shù)據(jù)的時(shí)鐘周期之前的時(shí)鐘周期中通過所述多個(gè)并行總線線路傳輸所述多個(gè)所傳輸?shù)臄?shù)據(jù)。
8.根據(jù)權(quán)利要求5所述的方法，其中，使用異或門來執(zhí)行保持所述多個(gè)編碼數(shù)據(jù)與所述多個(gè)并行數(shù)據(jù)相同的步驟、以及對(duì)所述多個(gè)并行數(shù)據(jù)中的每個(gè)進(jìn)行取反從而生成所述多個(gè)編碼數(shù)據(jù)的步驟。
9.一種電路,包括 多個(gè)并行總線線路； 轉(zhuǎn)換監(jiān)控電路，被配置為計(jì)算所述多個(gè)并行總線線路上切換的總數(shù)，并且響應(yīng)于所述總數(shù)輸出總線倒置信號(hào)；以及總線編碼器，被配置為 接收多個(gè)并行數(shù)據(jù)；以及 基于所述多個(gè)并行數(shù)據(jù)和所述總線倒置信號(hào)生成多個(gè)編碼數(shù)據(jù)， 其中，將所述總線編碼器的輸出端連接至所述多個(gè)并行總線線路。
10.根據(jù)權(quán)利要求9所述的電路，進(jìn)一歩包括總線解碼器，連接至所述多個(gè)并行總線線路，并且被配置為 從所述多個(gè)并行總線線路接收所述多個(gè)編碼數(shù)據(jù)；以及 生成與所述多個(gè)并行數(shù)據(jù)相同的多個(gè)恢復(fù)數(shù)據(jù)。
11.根據(jù)權(quán)利要求10所述的電路，其中， 所述總線解碼器包括多個(gè)異或門，每個(gè)異或門包括第一輸入端，連接至所述多個(gè)并行總線線路中相應(yīng)的ー個(gè)；和第二輸入端，被配置為接收所述總線倒置信號(hào)； 所述電路還包括總線線路，與所述多個(gè)并行總線線路并行且分離，所述總線線路包括第一端，連接至轉(zhuǎn)換監(jiān)控電路的輸出端，并且被配置為接收總線倒置信號(hào)；和第二端，連接至總線解碼器；所述總線編碼器被配置為 當(dāng)所述切換的總數(shù)小于或等于閾值吋，將所述多個(gè)編碼數(shù)據(jù)保持與所述多個(gè)并行數(shù)據(jù)相同，所述閾值等于約所述多個(gè)并行總線線路的總數(shù)的一半；以及 當(dāng)所述切換的總數(shù)大于所述閾值時(shí)，對(duì)所述多個(gè)并行數(shù)據(jù)進(jìn)行取反從而生成所述多個(gè)編碼數(shù)據(jù)。
全文摘要
本發(fā)明公開了使用總線倒置以減少同時(shí)信號(hào)切換，具體公開了一種方法，包括接收多個(gè)第一并行數(shù)據(jù)；生成多個(gè)第一編碼數(shù)據(jù)，其中，多個(gè)第一編碼數(shù)據(jù)中的每個(gè)與多個(gè)第一并行數(shù)據(jù)中相應(yīng)的一個(gè)相同；以及，將多個(gè)第一編碼數(shù)據(jù)同時(shí)傳輸至多個(gè)并行總線線路，其中，多個(gè)第一編碼數(shù)據(jù)中的每一個(gè)分別由多個(gè)并行總線線路中相應(yīng)的一個(gè)傳輸。該方法進(jìn)一步包括接收多個(gè)第二并行數(shù)據(jù)；生成多個(gè)第二編碼數(shù)據(jù)，其中，多個(gè)第二編碼數(shù)據(jù)中的每個(gè)與多個(gè)第二并行數(shù)據(jù)中相應(yīng)的一個(gè)反相；以及將多個(gè)第二編碼數(shù)據(jù)同時(shí)傳輸至多個(gè)并行總線線路，其中，多個(gè)第二編碼數(shù)據(jù)中的每一個(gè)分別由多個(gè)總線線路中相應(yīng)的一個(gè)傳輸。
文檔編號(hào)G06F13/38GK102681954SQ20111030856
公開日2012年9月19日 申請(qǐng)日期2011年10月12日 優(yōu)先權(quán)日2011年3月11日
發(fā)明者張智賢 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司