專利名稱：在分體模塊間進行axi總線信號發(fā)送接收的方法及裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及通信系統(tǒng)，尤其涉及一種在分體模塊間進行AXI總線信號傳輸?shù)姆椒把b置。
背景技術(shù)：
AXI總線的全稱是Advanced extensible Interface (高級可擴展接口)，該協(xié)議是 ARM 公司提出的 AMBA (Advanced Microcontroller BusArchitecture,高級微控制器總線架構(gòu))3. 0協(xié)議中最重要的部分。在通訊子系統(tǒng)內(nèi)部各分體模塊之間AXI總線信號的交互，如在LTE eNodeB (基站)子系統(tǒng)內(nèi)部的軟件運算單元和硬件加速器單元分體設(shè)計的情況下，軟件運算單元需通過AXI總線信號向各硬件加速器單元傳輸數(shù)據(jù)。如果在分體模塊之間采用AXI并行總線實現(xiàn)AXI控制信號與數(shù)據(jù)的同步傳輸，會存在以下3個問題(I)在實際應(yīng)用中分體模塊之間往往需要大量的管腳連接以及連線，AXI總線布線困難，布線成本大；(2)并行信號線之間串擾嚴重，無法滿足AXI時鐘速率的要求；(3)AXI總線的控制信號與數(shù)據(jù)傳輸延遲的不一致性問題嚴重。因此，如果在分體模塊之間采用AXI總線的并行傳輸方式，實現(xiàn)效率低、實現(xiàn)成本高、且實現(xiàn)難度大。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是提供一種在分體模塊間進行AXI總線信號傳輸?shù)姆椒把b置，以實現(xiàn)分體模塊之間的AXI總線的低成本、低延遲、高性能的同步傳輸。為解決上述問題，本發(fā)明提供了一種在分體模塊間進行高級可擴展接口(AXI)總線信號發(fā)送的方法，包括發(fā)送方模塊通過AXI總線將待發(fā)送數(shù)據(jù)寫入兵乓隨機存取存儲器(RAM)中；其中，寫入速率為clkO，通過AXI總線寫入的數(shù)據(jù)位寬為N ；幀格式轉(zhuǎn)換單元從所述乒乓RAM中讀取數(shù)據(jù)，并將在一預(yù)設(shè)時長內(nèi)讀出的數(shù)據(jù)及同步字K28. 5寫入到一寬為M比特的幀格式后，發(fā)送給第一串行器/解串器(SERDES);其中，M為所述第一 SERDES的并行輸入數(shù)據(jù)位寬值；所述第一 SERDES對所述幀格式中的所有比特數(shù)據(jù)進行編碼、并串轉(zhuǎn)換及數(shù)模轉(zhuǎn)換處理后，將得到的數(shù)據(jù)以串行的方式發(fā)送給接收方模塊。進一步地，所述第一 SERDES的并行輸入數(shù)據(jù)速率為clkl，串行輸出數(shù)據(jù)速率為R ;其所述R值滿足如下條件R > clkO XN。進一步地，所述預(yù)設(shè)的時長TO值通過下式計算
NXT0Xclk0+K28. 5 = MXTOXclkl其中，K28.5為所述同步字K28.5的長度。進一步地，所述幀結(jié)構(gòu)的長度L = TOX clkl。相應(yīng)地，本發(fā)明還提供了一種在分體模塊間進行AXI總線信號接收的方法，包括接收方的第二串行器/解串器(SERDES)接收到發(fā)送方發(fā)來的串行模擬數(shù)據(jù)后，對該數(shù)據(jù)進行時鐘恢復(fù)與數(shù)據(jù)恢復(fù)、串并轉(zhuǎn)換以及解碼操作后，發(fā)送給接收方的第二幀格式轉(zhuǎn)換單元；所述第二幀格式轉(zhuǎn)換單元對接收到的數(shù)據(jù)進行解幀，并把解出的AXI總線數(shù)據(jù)寫入第二乒乓RAM中；所述接收方模塊從所述第二兵乓RAM中讀取恢復(fù)出的AXI總線數(shù)據(jù)。進一步地，所述對數(shù)據(jù)進行解碼操作，具體包括對所述數(shù)據(jù)進行10B8B解碼操作。相應(yīng)地，本發(fā)明還提供了一種在分體模塊間進行高級可擴展接口(AXI)總線信號發(fā)送的裝置，包括兵乓隨機存取存儲器(RAM)，用于將發(fā)送方模塊通過(AXI)總線發(fā)來的待發(fā)送數(shù)據(jù)寫入本存儲器中；其中，寫入速率為clkO，通過AXI總線寫入的數(shù)據(jù)位寬為N ;幀格式轉(zhuǎn)換單元，用于從所述乒乓RAM中讀取數(shù)據(jù)，并將在一預(yù)設(shè)時長內(nèi)讀出的數(shù)據(jù)及同步字K28. 5寫入到一寬為M比特的幀格式后，發(fā)送給第一串行器/解串器(SERDES);其中，M為所述第一 SERDES的并行輸入數(shù)據(jù)位寬值；所述第一 SERDES，用于對所述幀格式中的所有比特數(shù)據(jù)進行編碼、并串轉(zhuǎn)換及數(shù)模轉(zhuǎn)換處理后，將得到的數(shù)據(jù)以串行的方式發(fā)送給接收方模塊。進一步地，所述第一 SERDES的并行輸入數(shù)據(jù)速率為clkl，串行輸出數(shù)據(jù)速率為R ;其所述R值滿足如下條件R > clkO XN。進一步地，所述預(yù)設(shè)的時長TO值通過下式計算NXT0Xclk0+K28. 5 = MXTOXclkl其中，K28. 5為所述同步字K28. 5的長度。進一步地，所述幀結(jié)構(gòu)的長度L = TOXclkl。相應(yīng)地，一種在分體模塊間進行高級可擴展接口(AXI)總線信號接收的裝置，包括第二串行器/解串器(SERDES)，用于接收到發(fā)送方發(fā)來的串行模擬數(shù)據(jù)后，對該數(shù)據(jù)進行時鐘恢復(fù)與數(shù)據(jù)恢復(fù)、串并轉(zhuǎn)換以及解碼操作后，發(fā)送給接收方的第二幀格式轉(zhuǎn)換單元；所述第二幀格式轉(zhuǎn)換單元，用于對接收到的數(shù)據(jù)進行解幀，并把解出的AXI總線數(shù)據(jù)寫入第二乒乓RAM中。
進一步地，所述第二串行器/解串器用于對數(shù)據(jù)進行解碼操作，具體包括所述第二串行器/解串器用于對所述數(shù)據(jù)進行10B8B解碼操作。本發(fā)明采用簡單的方案和低廉的成本實現(xiàn)了 AXI總線在分體模塊之間進行數(shù)據(jù)傳輸，將AXI協(xié)議的并行信號信息編碼到特定的幀格式，然后利用分體模塊之間的serdes模塊完成并串轉(zhuǎn)換、串行收發(fā)以及同步設(shè)計，解決了分體模塊之間所引入的上述3個問題，同時消除了分體模塊之間瞬態(tài)電勢差對分體模塊的損壞，改善了系統(tǒng)的EMC(Electix)Magnetic Compatibility,電磁兼容性)的福射性能。


圖1是本發(fā)明實施例中在分體模塊間進行AXI總線信號發(fā)送方法的流程示意圖；圖2是本發(fā)明實施例中在分體模塊間進行AXI總線信號接收方法的流程示意圖；圖3是本發(fā)明實施例中幀結(jié)構(gòu)示意圖；圖4是本發(fā)明實 施例中在分體模塊間進行AXI總線信號發(fā)送的裝置結(jié)構(gòu)示意圖；圖5是本發(fā)明實施例中在分體模塊間進行AXI總線信號接收的裝置結(jié)構(gòu)示意圖。
具體實施例方式為使本發(fā)明的目的、技術(shù)方案和優(yōu)點更加清楚明白，下文中將結(jié)合附圖對本發(fā)明的實施例進行詳細說明。需要說明的是，在不沖突的情況下，本申請中的實施例及實施例中的特征可以相互任意組合。在本實施例中，一種在分體模塊間進行AXI總線信號傳輸?shù)姆椒?包括步驟10、發(fā)送方模塊通過AXI總線將待發(fā)送數(shù)據(jù)寫入第一兵乓RAM(RandomAccess Memory，隨機存取存儲器)101中；其中，寫入速率為clkO，通過AXI總線寫入的數(shù)據(jù)位寬為N ;需要說明的是，待發(fā)送數(shù)據(jù)中包含控制信號與其他數(shù)據(jù)。采用兵乓RAM可避免數(shù)據(jù)讀地址與寫入RAM地址沖突，保證了通過AXI總線寫入本RAM的數(shù)據(jù)可流水寫入，并與讀出數(shù)據(jù)無沖突。步驟20、第一幀格式轉(zhuǎn)換單元201從第一乒乓RAM 101中讀出數(shù)據(jù)，將在TO時長內(nèi)讀出的數(shù)據(jù)寫入到長為L比特，寬為M比特的幀格式并加入同步字K28. 5后，發(fā)送給第一SERDES (串行器/解串器)301 ；其中，該第一 SERDES 301的并行輸入數(shù)據(jù)位寬為M，并行輸入數(shù)據(jù)速率為clkl，串行輸出數(shù)據(jù)速率為R。為了保證第一 SERDES 301中的數(shù)據(jù)不會溢出，R值應(yīng)滿足如下條件R > clkOXN(I)如果R不能滿足公式(I)，可以對N進行分組處理，例如可以把N分為2組，用2路SERDES分別實現(xiàn)N/2數(shù)目的AXI總線數(shù)據(jù)的傳輸，此時只需要SERDES速率滿足R >clkOXN/2 即可。此外，經(jīng)過幀格式轉(zhuǎn)換后得到的幀結(jié)構(gòu)為長為L比特、寬為M比特的結(jié)構(gòu)，且在時間TO內(nèi)，需保證NXTO/Tclko+K28. 5 = MXT0/Tclkl(2)其中，K28. 5為同步字K28. 5的長度，一般為8比特；Tdk(l為AXI總線寫入數(shù)據(jù)頻每，
權(quán)利要求
1.一種在分體模塊間進行高級可擴展接口(AXI)總線信號發(fā)送的方法，包括發(fā)送方模塊通過AXI總線將待發(fā)送數(shù)據(jù)寫入兵乓隨機存取存儲器(RAM)中；其中，寫入速率為clkO，通過AXI總線寫入的數(shù)據(jù)位寬為N ；幀格式轉(zhuǎn)換單元從所述乒乓RAM中讀取數(shù)據(jù)，并將在一預(yù)設(shè)時長內(nèi)讀出的數(shù)據(jù)及同步字K28. 5寫入到一寬為M比特的幀格式后，發(fā)送給第一串行器/解串器(SERDES);其中，M 為所述第一 SERDES的并行輸入數(shù)據(jù)位寬值；所述第一 SERDES對所述幀格式中的所有比特數(shù)據(jù)進行編碼、并串轉(zhuǎn)換及數(shù)模轉(zhuǎn)換處理后，將得到的數(shù)據(jù)以串行的方式發(fā)送給接收方模塊。
2.如權(quán)利要求1所述的方法，其特征在于所述第一 SERDES的并行輸入數(shù)據(jù)速率為clkl，串行輸出數(shù)據(jù)速率為R ;其所述R值滿足如下條件R > ClkOXN0
3.如權(quán)利要求2所述的方法，其特征在于所述預(yù)設(shè)的時長TO值通過下式計算NXT0Xclk0+K28. 5 = MXTOXclkl 其中，K28. 5為所述同步字K28. 5的長度。
4.如權(quán)利要求3所述的方法，其特征在于所述幀結(jié)構(gòu)的長度L = TOXclkl。
5.一種在分體模塊間進行高級可擴展接口(AXI)總線信號接收的方法，包括接收方的第二串行器/解串器(SERDES)接收到發(fā)送方發(fā)來的串行模擬數(shù)據(jù)后，對該數(shù)據(jù)進行時鐘恢復(fù)與數(shù)據(jù)恢復(fù)、串并轉(zhuǎn)換以及解碼操作后，發(fā)送給接收方的第二幀格式轉(zhuǎn)換單元；所述第二幀格式轉(zhuǎn)換單元對接收到的數(shù)據(jù)進行解幀，并把解出的AXI總線數(shù)據(jù)寫入第二乒乓RAM中；所述接收方模塊從所述第二兵乓RAM中讀取恢復(fù)出的AXI總線數(shù)據(jù)。
6.如權(quán)利要求5所述的方法，其特征在于所述對數(shù)據(jù)進行解碼操作，具體包括對所述數(shù)據(jù)進行10B8B解碼操作。
7.—種在分體模塊間進行高級可擴展接口(AXI)總線信號發(fā)送的裝置，包括兵乓隨機存取存儲器(RAM)，用于將發(fā)送方模塊通過AXI總線發(fā)來的待發(fā)送數(shù)據(jù)寫入本存儲器中；其中，寫入速率為clkO，通過AXI總線寫入的數(shù)據(jù)位寬為N;幀格式轉(zhuǎn)換單元，用于從所述乒乓RAM中讀取數(shù)據(jù)，并將在一預(yù)設(shè)時長內(nèi)讀出的數(shù)據(jù)及同步字K28. 5寫入到一寬為M比特的幀格式后，發(fā)送給第一串行器/解串器(SERDES)； 其中，M為所述第一 SERDES的并行輸入數(shù)據(jù)位寬值；所述第一 SERDES，用于對所述幀格式中的所有比特數(shù)據(jù)進行編碼、并串轉(zhuǎn)換及數(shù)模轉(zhuǎn)換處理后，將得到的數(shù)據(jù)以串行的方式發(fā)送給接收方模塊。
8.如權(quán)利要求7所述的裝置，其特征在于所述第一 SERDES的并行輸入數(shù)據(jù)速率為clkl，串行輸出數(shù)據(jù)速率為R ;其所述R值滿足如下條件R > ClkOXN0
9.如權(quán)利要求8所述的裝置，其特征在于 所述預(yù)設(shè)的時長TO值通過下式計算 NXT0Xclk0+K28. 5 = MXTOXclkl 其中，K28. 5為所述同步字K28. 5的長度。
10.如權(quán)利要求9所述的裝置，其特征在干 所述幀結(jié)構(gòu)的長度L = TO X clkl。
11.ー種在分體模塊間進行高級可擴展接ロ(AXI)總線信號接收的裝置，包括 第二串行器/解串器(SERDES)，用于接收到發(fā)送方發(fā)來的串行模擬數(shù)據(jù)后，對該數(shù)據(jù)進行時鐘恢復(fù)與數(shù)據(jù)恢復(fù)、串并轉(zhuǎn)換以及解碼操作后，發(fā)送給接收方的第二幀格式轉(zhuǎn)換單元; 所述第二幀格式轉(zhuǎn)換單元，用于對接收到的數(shù)據(jù)進行解幀，并把解出的AXI總線數(shù)據(jù)寫入第二兵兵RAM中。
12.如權(quán)利要求11所述的裝置，其特征在于 所述第二串行器/解串器用于對數(shù)據(jù)進行解碼操作，具體包括所述第二串行器/解串器用于對所述數(shù)據(jù)進行10B8B解碼操作。
全文摘要
一種在分體模塊間進行AXI總線信號傳輸?shù)姆椒把b置，所述發(fā)送方法包括發(fā)送方模塊通過AXI總線將待發(fā)送數(shù)據(jù)寫入兵乓隨機存取存儲器(RAM)中；其中，寫入速率為clk0，通過AXI總線寫入的數(shù)據(jù)位寬為N；幀格式轉(zhuǎn)換單元從乒乓RAM中讀取數(shù)據(jù)，并將在預(yù)設(shè)時長內(nèi)讀出的數(shù)據(jù)及同步字K28.5寫入到一寬為M比特的幀格式后，發(fā)送給第一串行器/解串器(SERDES)；其中，M為第一SERDES的并行輸入數(shù)據(jù)位寬值；第一SERDES對該幀格式中的所有比特數(shù)據(jù)進行編碼、并串轉(zhuǎn)換及數(shù)模轉(zhuǎn)換處理后，以串行的方式發(fā)送給接收方模塊。本發(fā)明解決了分體模塊之間進行數(shù)據(jù)傳輸時AXI總線的成本高、延遲大、性能低的問題。
文檔編號G06F13/42GK103034610SQ20111030276
公開日2013年4月10日 申請日期2011年10月9日 優(yōu)先權(quán)日2011年10月9日
發(fā)明者李虎虎, 杜睿, 王峰, 唐雄, 萬振華 申請人:中興通訊股份有限公司