專利名稱：硬件銷毀敏感數(shù)據(jù)的系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種硬件銷毀敏感數(shù)據(jù)的系統(tǒng)。
背景技術(shù)：
現(xiàn)有的敏感數(shù)據(jù)存儲在掉電數(shù)據(jù)立即損壞的存儲器中，這種敏感數(shù)據(jù)的存儲方式難以解決使用環(huán)境(如溫度、濕度和振動(dòng))對敏感數(shù)據(jù)存儲的影響，敏感數(shù)據(jù)的存儲可靠性得到很大的影響和限制；另外，也有采用基于掉電數(shù)據(jù)不消失的存儲器(如Flash存儲器) 技術(shù)對敏感數(shù)據(jù)進(jìn)行存儲和監(jiān)測特定銷毀觸發(fā)請求后進(jìn)行數(shù)據(jù)銷毀，這種方法采用基于處理器的軟件參與或者進(jìn)行整個(gè)存儲器的銷毀，銷毀電流大，難以隱藏設(shè)備中的敏感數(shù)據(jù)，運(yùn)算能力強(qiáng)、可靠性高的敏感數(shù)據(jù)存儲和銷毀系統(tǒng)價(jià)格貴。

發(fā)明內(nèi)容
本發(fā)明的目的在于解決現(xiàn)有敏感數(shù)據(jù)存儲和銷毀系統(tǒng)的不足，提供一種新型的硬件銷毀敏感數(shù)據(jù)的系統(tǒng)，克服傳統(tǒng)敏感數(shù)據(jù)存儲和銷毀系統(tǒng)存儲可靠性低、銷毀電流大、無法實(shí)現(xiàn)局部供電銷毀敏感數(shù)據(jù)等缺點(diǎn)。本發(fā)明的目的是通過以下技術(shù)方案來實(shí)現(xiàn)的硬件銷毀敏感數(shù)據(jù)的系統(tǒng)，它包括 Flash存儲器、可編程芯片、供電電源合成模塊、供電控制電路和內(nèi)部電源控制器，F(xiàn)lash存儲器通過內(nèi)部總線與可編程芯片連接，可編程芯片通過外部總線與外部上位機(jī)連接，電池供電電源的輸出Bat_VCC與供電電源合成模塊和可編程芯片連接，可編程芯片的銷毀結(jié)束信號D_CK與供電控制電路的控制輸入端連接；工作電源的輸出與供電電源合成模塊和可編程芯片的電源端子連接；供電電源合成模塊的輸出分別與供電控制電路和內(nèi)部電源控制器的電源輸入端連接，供電控制電路的供電使能輸出與內(nèi)部電源控制器的供電使能輸入連接，內(nèi)部電源控制器的1. 2V輸出電壓與可編程芯片連接，內(nèi)部電源控制器的3. 3V輸出電壓分別與可編程芯片和Flash存儲器連接。本發(fā)明所述的可編程芯片為超低功耗可編程芯片。本發(fā)明所述的總線包括存儲器數(shù)據(jù)總線、存儲器地址總線、存儲器控制總線。本發(fā)明的有益效果是
(1)數(shù)據(jù)存儲可靠性高；
(2)采用普通存儲器接口接入應(yīng)用設(shè)備，電路接口簡單；
(3)能夠銷毀存儲器特定區(qū)域的敏感數(shù)據(jù)；
(4)銷毀數(shù)據(jù)速度快，銷毀電流小，靜態(tài)電流低，停止供電時(shí)數(shù)據(jù)無損壞；
(5)全硬件銷毀數(shù)據(jù)，也支持存儲器接口的命令方式銷毀數(shù)據(jù)。


圖1為本發(fā)明結(jié)構(gòu)方框圖。
具體實(shí)施例方式下面結(jié)合附圖進(jìn)一步描述本發(fā)明的技術(shù)方案如圖1所示，硬件銷毀敏感數(shù)據(jù)的系統(tǒng)，它包括Flash存儲器、超低功耗可編程芯片、供電電源合成模塊、供電控制電路和內(nèi)部電源控制器，F(xiàn)lash存儲器通過內(nèi)部總線與超低功耗可編程芯片連接，內(nèi)部總線包括FL_ Data_Bus、FL_Add_Bus和FL_Ctr_Bus總線；超低功耗可編程芯片通過外部總線與外部上位機(jī)連接，外部總線包括存儲器數(shù)據(jù)總線(Data_BUS)、存儲器地址總線(Add_Bus)、存儲器控制總線(Ctr_Bus)和銷毀中斷總線(Des_INT#)。電池供電電源的輸出Bat_VCC與供電電源合成模塊和可編程芯片連接，可編程芯片的銷毀結(jié)束信號0_0(與供電控制電路的控制輸入端連接；工作電源的輸出與供電電源合成模塊和可編程芯片的電源端子連接；供電電源合成模塊的輸出分別與供電控制電路和內(nèi)部電源控制器的電源輸入端連接，供電控制電路的供電使能輸出與內(nèi)部電源控制器的供電使能輸入連接，內(nèi)部電源控制器的1.2V輸出電壓與可編程芯片連接，內(nèi)部電源控制器的3. 3V輸出電壓分別與可編程芯片和Flash存儲器連接。硬件銷毀敏感數(shù)據(jù)系統(tǒng)的工作原理如下工作電源(5. Ov)和電池供電電源(Bat_ VCC, 3. Ov 5. 0v，也是數(shù)據(jù)銷毀請求輸入)經(jīng)過供電電源合成模塊合成為內(nèi)部電源VCC，工作電源存在的情況下，能夠防止工作電源對電池的“充電”，在工作電源和電池供電電源都存在的情況下，優(yōu)先選擇工作電源，避免對電池能量的損耗。合成電源輸出VCC的上電期間，初始化輸出有效的局部供電使能，確保內(nèi)部電源控制器在上電期間開始工作，為超低能耗可編程芯片、Flash存儲器等芯片供電；當(dāng)電池供電電源Bat_VCC接通時(shí)，超低功耗可編程芯片識別到電池電源端Bat_VCC為高電平，超低功耗可編程芯片通過內(nèi)部總線對Flash 存儲器進(jìn)行數(shù)據(jù)擦除銷毀；數(shù)據(jù)銷毀完畢后，超低能耗可編程芯片的銷毀結(jié)束D_CK信號有效，該信號的上升沿使供電控制電路產(chǎn)生“無效的局部供電使能”，關(guān)閉內(nèi)部電源控制器，停止內(nèi)部電源控制器對Flash存儲器和超低功耗可編程芯片的供電，關(guān)閉銷毀電路的功能器件的電源。供電電源合成模塊輸出合成電源VCC，局部供電使能有效，產(chǎn)生銷毀電路的3. 3v、 1. 2v兩種規(guī)格的電源；該電路是一個(gè)多輸出的升壓，降壓開關(guān)電源控制器，能夠從2. 5v 5. 5v的VCC電源中產(chǎn)生穩(wěn)定的3. 3v、l. 2v電源。基于內(nèi)置配置存儲器的超低功耗FPGA芯片實(shí)現(xiàn)硬件銷毀控制電路；產(chǎn)生外置 Flash存儲器數(shù)據(jù)銷毀的時(shí)序，同時(shí)完成普通存儲器接口到Flash芯片存儲器接口時(shí)序的適配。正常工作的非數(shù)據(jù)銷毀狀態(tài)，銷毀電路在接口側(cè)等效于一個(gè)并行接口的Flash存儲器，應(yīng)用系統(tǒng)可以通過該存儲器接口讀、寫，甚至刪除特定區(qū)域的存儲器數(shù)據(jù)(敏感數(shù)據(jù)區(qū)被硬件保護(hù)，不能直接刪除)；任何時(shí)候，數(shù)據(jù)銷毀的電池輸入電源持續(xù)有效2秒以上(可以硬件調(diào)整)，可編程芯片邏輯將確認(rèn)為有效的數(shù)據(jù)銷毀請求，啟動(dòng)內(nèi)置的硬件銷毀邏輯對敏感數(shù)據(jù)進(jìn)行銷毀，同時(shí)輸出有效的Des_INT#低電平信號，通知上位處理器標(biāo)識正在銷毀數(shù)據(jù)，數(shù)據(jù)銷毀完畢Des_INT#輸出高電平；數(shù)據(jù)銷毀期間，可編程芯片的硬件邏輯隔離外部存儲器接口和Flash存儲器的總線，可編程芯片產(chǎn)生銷毀Flash存儲器特定區(qū)域數(shù)據(jù)的時(shí)序；數(shù)據(jù)銷毀完畢，如果當(dāng)前有工作電源供電，可編程硬件邏輯不產(chǎn)生D_CK信號，數(shù)據(jù)銷毀電路自動(dòng)進(jìn)入普通Flash存儲器工作模式；如果當(dāng)前沒有工作電源供電(如設(shè)備非工作狀態(tài)的應(yīng)急銷毀等)，數(shù)據(jù)銷毀完畢，將產(chǎn)生1個(gè)有效的D_CK上升沿，控制供電控制電路停止電池供電；數(shù)據(jù)銷毀電路還能夠接收存儲器接口來的數(shù)據(jù)銷毀命令(向特定的存儲器地址寫特定的數(shù)據(jù)字節(jié)序列)，啟動(dòng)基于軟件控制的硬件數(shù)據(jù)銷毀；在電池供電的應(yīng)急銷毀狀態(tài)，數(shù)據(jù)銷毀結(jié)束后，模塊進(jìn)入低功耗待機(jī)狀態(tài)，不造成電池電量的浪費(fèi)。
銷毀電路對外接口信號包括存儲器數(shù)據(jù)總線(Data_BUS)、存儲器地址總線(Add_ Bus )、存儲器控制總線(Ctr_Bus )、銷毀中斷總線(Des_INT#)、電池供電電源(Bat_VCC, 3. Ov 5. 0v，也是數(shù)據(jù)銷毀請求輸入)和模塊工作電源輸入(5. Ov)，支持外部硬件請求的數(shù)據(jù)銷毀，支持并行處理器接口的命令方式的數(shù)據(jù)銷毀。
權(quán)利要求
1.硬件銷毀敏感數(shù)據(jù)的系統(tǒng)，其特征在于它包括Flash存儲器、可編程芯片、供電電源合成模塊、供電控制電路和內(nèi)部電源控制器，F(xiàn)lash存儲器通過內(nèi)部總線與可編程芯片連接，可編程芯片通過外部總線與外部上位機(jī)連接，電池供電電源的輸出Bat_VCC與供電電源合成模塊和可編程芯片連接，可編程芯片的銷毀結(jié)束信號D_CK與供電控制電路的控制輸入端連接；工作電源的輸出與供電電源合成模塊和可編程芯片的電源端子連接；供電電源合成模塊的輸出分別與供電控制電路和內(nèi)部電源控制器的電源輸入端連接，供電控制電路的供電使能輸出與內(nèi)部電源控制器的供電使能輸入連接，內(nèi)部電源控制器的1.2V輸出電壓與可編程芯片連接，內(nèi)部電源控制器的3. 3V輸出電壓分別與可編程芯片和Flash存儲器連接。
2.根據(jù)權(quán)利要求1所述的硬件銷毀敏感數(shù)據(jù)的系統(tǒng)，其特征在于所述的可編程芯片為超低功耗可編程芯片。
3.根據(jù)權(quán)利要求1所述的硬件銷毀敏感數(shù)據(jù)的系統(tǒng)，其特征在于所述的總線包括存儲器數(shù)據(jù)總線、存儲器地址總線、存儲器控制總線。
全文摘要
本發(fā)明公開了一種硬件銷毀敏感數(shù)據(jù)的系統(tǒng)，它包括Flash存儲器、可編程芯片、供電電源合成模塊、供電控制電路和內(nèi)部電源控制器，電池供電電源的輸出Bat_VCC與供電電源合成模塊和可編程芯片連接，可編程芯片的銷毀結(jié)束信號D_CK與供電控制電路的控制輸入端連接；工作電源的輸出與供電電源合成模塊和可編程芯片的電源端子連接；供電電源合成模塊的輸出分別與供電控制電路和內(nèi)部電源控制器的電源輸入端連接，內(nèi)部電源控制器的1.2V輸出電壓與可編程芯片連接，內(nèi)部電源控制器的3.3V輸出電壓分別與可編程芯片和Flash存儲器連接。本發(fā)明具有存儲可靠性高、銷毀電流小、可以實(shí)現(xiàn)局部供電銷毀敏感數(shù)據(jù)等特點(diǎn)。
文檔編號G06F12/14GK102419736SQ20111029508
公開日2012年4月18日 申請日期2011年9月28日 優(yōu)先權(quán)日2011年9月28日
發(fā)明者陳國興 申請人:四川衛(wèi)士通信息安全平臺技術(shù)有限公司