專利名稱：現(xiàn)場(chǎng)可編程門陣列原型驗(yàn)證裝置及驗(yàn)證方法
技術(shù)領(lǐng)域：
本發(fā)明涉及現(xiàn)場(chǎng)可編程門陣列(FPGA, Field Programmable Gate Array)原型驗(yàn)證技術(shù)，尤其涉及一種FPGA原型驗(yàn)證裝置及驗(yàn)證方法。
背景技術(shù)：
系統(tǒng)原型驗(yàn)證是片上系統(tǒng)(SoC, System on Chip)和專用集成電路(ASIC,Application Specific Integrated Circuit)設(shè)計(jì)成功的一種關(guān)鍵因素。傳統(tǒng)的驗(yàn)證方法包括軟件仿真技術(shù)和硬件加速器技術(shù)。所述軟件仿真技術(shù)是利用軟件仿真SoC或ASIC設(shè)計(jì)并進(jìn)行驗(yàn)證，其優(yōu)點(diǎn)是對(duì)于設(shè)計(jì)具有絕對(duì)的可視性，缺點(diǎn)是仿真速度慢。隨著SoC設(shè)計(jì)越來(lái)越復(fù)雜，設(shè)計(jì)者們發(fā)現(xiàn)由于仿真速度和建模的限制，僅僅依靠軟件仿真很難驗(yàn)證硬件設(shè)計(jì)的正確性。所述硬件加速器是一種使用硬件來(lái)運(yùn)行仿真程序的設(shè)備，其仿真驗(yàn)證速度是軟 件仿真驗(yàn)證速度的上千倍，優(yōu)點(diǎn)是定位問(wèn)題的效率很高，缺點(diǎn)是設(shè)備相當(dāng)昂貴，成本高昂。另一種系統(tǒng)原型驗(yàn)證技術(shù)是FPGA原型驗(yàn)證。FPGA原型驗(yàn)證是一種在FPGA上搭建SoC和ASIC設(shè)計(jì)原型的一種驗(yàn)證技術(shù)，可以方便地進(jìn)行硬件驗(yàn)證和早期軟件開(kāi)發(fā)，該技術(shù)也稱為ASIC原型驗(yàn)證或SoC原型驗(yàn)證。相對(duì)于硬件加速器技術(shù)，F(xiàn)PGA原型驗(yàn)證具有成本低廉的特點(diǎn)；相對(duì)于軟件仿真技術(shù)，F(xiàn)PGA原型驗(yàn)證不但速度快，還可以避免不能預(yù)料的軟件缺陷的影響(例如很多不能預(yù)料的軟件缺陷是來(lái)自于對(duì)操作系統(tǒng)、應(yīng)用程序和硬件進(jìn)行整合而帶來(lái)的)。對(duì)于目前的SoC邏輯規(guī)模能夠達(dá)到上千萬(wàn)門，調(diào)試驗(yàn)證平臺(tái)以及發(fā)現(xiàn)問(wèn)題后如何能夠通過(guò)觀測(cè)FPGA內(nèi)部模塊中的信號(hào)來(lái)定位錯(cuò)誤，是FPGA原型驗(yàn)證的一大難點(diǎn)。傳統(tǒng)的方法大致有以下兩種現(xiàn)有技術(shù)一、使用外置邏輯分析儀或者示波器來(lái)分析定位錯(cuò)誤。圖I為現(xiàn)有技術(shù)一的FPGA原型驗(yàn)證流程圖。參見(jiàn)圖1，該流程包括步驟101、啟動(dòng)FPGA原型驗(yàn)證平臺(tái)，如果發(fā)現(xiàn)運(yùn)行錯(cuò)誤，則初步選擇一錯(cuò)誤位置，執(zhí)行后續(xù)步驟。步驟102、從FPGA原型中選定與所選錯(cuò)誤位置相關(guān)的信號(hào)，并將所選信號(hào)引出至FPGA外部的測(cè)試管腳作為被監(jiān)視信號(hào)。步驟103、修改FPGA工程，即對(duì)FPGA原型重新綜合、布局、布線。步驟104、重新運(yùn)行PFGA平臺(tái)，并通過(guò)外置邏輯分析儀或者示波器來(lái)分析步驟102中所述FPGA外部測(cè)試管腳的被監(jiān)視信號(hào)。步驟105 106、根據(jù)所述被監(jiān)視信號(hào)所表述的信息判斷是否能夠?qū)㈠e(cuò)誤定位在當(dāng)前位置，如果能夠定位錯(cuò)誤位置則結(jié)束流程，否則再次選擇下一個(gè)可能的錯(cuò)誤位置，返回步驟102。現(xiàn)有技術(shù)一的缺陷I)將內(nèi)部信號(hào)引出到FPGA的管腳上面來(lái)，需要重新修改FPGA綜合的頂層文件，然后重新綜合、布局、布線。這對(duì)于大型SoC的FPGA原型驗(yàn)證來(lái)說(shuō)，每一次更改管腳的約束將耗時(shí)十幾至二十幾個(gè)小時(shí)，可操作性差，效率比較低。2)使用示波器來(lái)實(shí)時(shí)觀察FPGA內(nèi)部的信號(hào)，會(huì)面臨可觀察信號(hào)過(guò)少、信號(hào)長(zhǎng)度過(guò)短的缺點(diǎn)，可視性較差，因此定位錯(cuò)誤的效率比較低?，F(xiàn)有技術(shù)二、在FPGA內(nèi)部?jī)?nèi)建邏輯分析儀硬核來(lái)分析定位錯(cuò)誤。圖2為現(xiàn)有技術(shù)二的FPGA原型驗(yàn)證流程圖。參見(jiàn)圖2，該流程包括步驟201、啟動(dòng)FPGA原型驗(yàn)證平臺(tái)，如果發(fā)現(xiàn)運(yùn)行錯(cuò)誤，則初步選擇一錯(cuò)誤位置，執(zhí)行后續(xù)步驟。步驟202、從FPGA原型中選定與所選錯(cuò)誤位置相關(guān)的信號(hào)，將選定的信號(hào)作為被監(jiān)視信號(hào)，連接到FPGA內(nèi)建的邏輯分析儀硬核的輸入信號(hào)上。步驟203、修改FPGA工程，即對(duì)FPGA原型重新綜合、布局、布線。

步驟204、重新運(yùn)行PFGA平臺(tái)，使用FPGA軟件觀察所述內(nèi)建的邏輯分析儀顯示的信息，對(duì)被監(jiān)視信號(hào)進(jìn)行分析。步驟205 206、判斷是否能夠?qū)㈠e(cuò)誤定位在當(dāng)前位置，如果能夠定位錯(cuò)誤位置則結(jié)束流程，否則再次選擇下一個(gè)可能的錯(cuò)誤位置，返回步驟202?，F(xiàn)有技術(shù)二的缺陷I)由于定位FPGA運(yùn)行錯(cuò)誤問(wèn)題主要采用排除法，最先判斷與當(dāng)前錯(cuò)誤最相關(guān)的位置是存在問(wèn)題，然后按照相關(guān)性大小來(lái)逐個(gè)排除這些位置是否正常，因此現(xiàn)有技術(shù)二將反復(fù)修改送入內(nèi)置邏輯分析儀硬核的信號(hào)，而每一次對(duì)邏輯分析儀硬核的更改都會(huì)重新進(jìn)行綜合、布局布線，帶來(lái)大量的時(shí)間消耗，可操作性差，效率比較低。2)在FPGA內(nèi)建邏輯分析儀硬核的定位方法需要占用FPGA資源，對(duì)于大型FPGA原型驗(yàn)證平臺(tái)來(lái)說(shuō)，F(xiàn)PGA的資源是有限的，因此內(nèi)建邏輯分析儀硬核這種定位方法所能夠分析的數(shù)據(jù)量是比較有限的，也會(huì)面臨可觀察信號(hào)過(guò)少的缺點(diǎn)，可視性也比較差，因此定位錯(cuò)誤的效率比較低。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的目的是提供一種FPGA原型驗(yàn)證裝置和驗(yàn)證方法，以提高FPGA驗(yàn)證的可操作性和效率。本發(fā)明的技術(shù)方案是這樣實(shí)現(xiàn)的一種現(xiàn)場(chǎng)可編程門陣列FPGA原型驗(yàn)證裝置，該裝置包括分組信號(hào)選擇模塊、異步先入先出FIFO模塊、存儲(chǔ)器控制模塊、數(shù)據(jù)發(fā)送模塊以及總控制模塊，其中所述分組信號(hào)選擇模塊具有一路以上輸入端和一路輸出端，其輸入端連接FPGA原型的至少一組分組信號(hào)，該分組信號(hào)選擇模塊根據(jù)選擇指令從其輸入端的所述分組信號(hào)中選擇一組作為被監(jiān)視信號(hào)，并從輸出端輸出該被監(jiān)視信號(hào)；所述異步FIFO模塊位于所述分組信號(hào)選擇模塊和存儲(chǔ)器控制模塊之間，用于接收所述分組信號(hào)選擇模塊輸出的被監(jiān)視信號(hào)，將該被監(jiān)視信號(hào)同步成與所述存儲(chǔ)器控制模塊速率相同的信號(hào)并輸出給存儲(chǔ)器控制模塊；所述存儲(chǔ)器控制模塊用于將所述同步后的被監(jiān)視信號(hào)存儲(chǔ)到外部存儲(chǔ)器，并從所述外部存儲(chǔ)器讀取被監(jiān)視信號(hào)到所述數(shù)據(jù)發(fā)送模塊，由該數(shù)據(jù)發(fā)送模塊發(fā)送所述被監(jiān)視信號(hào)到外部分析設(shè)備；
所述總控制模塊用于對(duì)所述分組信號(hào)選擇模塊、異步FIFO模塊、數(shù)據(jù)發(fā)送模塊進(jìn)行控制。優(yōu)選的，該驗(yàn)證裝置進(jìn)一步包括一觸發(fā)控制模塊，設(shè)置在所述分組信號(hào)選擇模塊和異步FIFO模塊之間，用于控制所述分組信號(hào)選擇模塊向所述異步FIFO模塊發(fā)送被監(jiān)視信號(hào)的時(shí)機(jī)。優(yōu)選的，所述觸發(fā)控制模塊具體包括開(kāi)關(guān)單元、對(duì)比信號(hào)寄存器、信號(hào)選擇寄存器和觸發(fā)判斷單元，其中所述開(kāi)關(guān)單元的輸入端連接所述分組信號(hào)選擇模塊輸出端，輸出端連接所述異步FIFO模塊的輸入端，用于開(kāi)啟或關(guān)閉所述分組信號(hào)選擇模塊向所述異步FIFO模塊的信號(hào)傳輸；所述對(duì)比信號(hào)寄存器用于存儲(chǔ)對(duì)比信號(hào)；所述信號(hào)選擇寄存器用于存儲(chǔ)被監(jiān)視信號(hào)中需要對(duì)比的信號(hào)數(shù)量和位置；所述觸發(fā)判斷單元用于根據(jù)信號(hào)選擇寄存 器的存儲(chǔ)信息從被監(jiān)視信號(hào)中選擇對(duì)應(yīng)的信號(hào)，當(dāng)所選信號(hào)與所述觸發(fā)對(duì)比寄存器中存儲(chǔ)的對(duì)比信號(hào)滿足預(yù)定的一致率時(shí)開(kāi)啟所述開(kāi)關(guān)單元。優(yōu)選的，所述分組信號(hào)選擇模塊的每路輸入端具有256條信號(hào)線；所述對(duì)比信號(hào)寄存器的位數(shù)為32比特；所述信號(hào)選擇寄存器的位數(shù)為16比特，其中低8比特用于存儲(chǔ)需要對(duì)比的信號(hào)線數(shù)量，高8比特用于存儲(chǔ)需要對(duì)比的信號(hào)線位置。優(yōu)選的，所述觸發(fā)控制模塊進(jìn)一步包括結(jié)束條件寄存器，用于存儲(chǔ)監(jiān)測(cè)結(jié)束條件，觸發(fā)判斷單元進(jìn)一步實(shí)時(shí)判斷當(dāng)前是否滿足所述結(jié)束條件寄存器中存儲(chǔ)的監(jiān)測(cè)結(jié)束條件，在滿足所述監(jiān)測(cè)結(jié)束條件時(shí)關(guān)閉所述開(kāi)關(guān)單元。優(yōu)選的，所述觸發(fā)控制模塊具體包括開(kāi)關(guān)單元和控制寄存器，其中所述開(kāi)關(guān)單元的輸入端連接所述分組信號(hào)選擇模塊輸出端，輸出端連接所述異步FIFO模塊的輸入端，用于開(kāi)啟或關(guān)閉所述分組信號(hào)選擇模塊向所述異步FIFO模塊的信號(hào)傳輸；所述控制寄存器用于控制所述開(kāi)關(guān)單元的狀態(tài)，在總控制模塊向該控制寄存器寫入開(kāi)啟控制數(shù)據(jù)時(shí)開(kāi)啟所述開(kāi)關(guān)單元，在總控制模塊向該控制寄存器寫入關(guān)閉控制數(shù)據(jù)時(shí)關(guān)閉所述開(kāi)關(guān)單元。優(yōu)選的，所述觸發(fā)控制模塊具體包括開(kāi)關(guān)單元和啟動(dòng)信號(hào)線，其中所述開(kāi)關(guān)單元的輸入端連接所述分組信號(hào)選擇模塊輸出端，輸出端連接所述異步FIFO模塊的輸入端，用于開(kāi)啟或關(guān)閉所述分組信號(hào)選擇模塊向所述異步FIFO模塊的信號(hào)傳輸；所述啟動(dòng)信號(hào)線由總控制模塊控制信號(hào)跳變，通過(guò)信號(hào)跳變來(lái)控制所述開(kāi)關(guān)單元的開(kāi)啟和關(guān)閉狀態(tài)。優(yōu)選的，所述分組信號(hào)選擇模塊具體包括一復(fù)用器和一分組選擇寄存器，所述復(fù)用器的輸入端連接FPGA原型的至少一組分組信號(hào)，該復(fù)用器的控制端連接所述分組選擇寄存器，所述分組選擇寄存器的控制端連接所述總控制模塊，所述總控制模塊用于配置該分組選擇寄存器以控制所述復(fù)用器從其輸入端的所述分組信號(hào)中選擇一組進(jìn)行輸出。一種FPGA原型驗(yàn)證方法，該方法包括A、預(yù)先對(duì)FPGA原型的信號(hào)進(jìn)行分組，得到一組以上分組信號(hào)，并將所述分組信號(hào)線連接輸入到一分組信號(hào)選擇模塊；B、啟動(dòng)FPGA原型驗(yàn)證；在發(fā)現(xiàn)運(yùn)行錯(cuò)誤時(shí)，控制所述分組信號(hào)選擇模塊從其輸入端的分組信號(hào)中選擇一組作為被監(jiān)視信號(hào)；C、將所選的被監(jiān)視信號(hào)同步為與存儲(chǔ)器速率一致的信號(hào)，并存入存儲(chǔ)器；D、從所述存儲(chǔ)器中讀取所述信號(hào)并傳輸給外部分析設(shè)備；E、判斷步驟D的分析結(jié)果，如果信號(hào)異常，則完成錯(cuò)誤定位，結(jié)束本流程；否則，控制所述分組信號(hào)選擇模塊從其輸入端的分組信號(hào)中選擇另一組作為被監(jiān)視信號(hào)，返回步驟C0優(yōu)選的，所述步驟C中，在同步所述被監(jiān)視信號(hào)之前，進(jìn)一步包括一觸發(fā)控制步驟在滿足觸發(fā)條件的情況下才觸發(fā)執(zhí)行對(duì)所述被監(jiān)視信號(hào)的同步處理及后續(xù)步驟。優(yōu)選的，所述觸發(fā)控制步驟具體為從所述被監(jiān)視信號(hào)中選擇指定數(shù)量和位置的信號(hào)，與預(yù)設(shè)的觸發(fā)對(duì)比信號(hào)進(jìn)行對(duì)比，當(dāng)所選信號(hào)與觸發(fā)對(duì)比信號(hào)滿足預(yù)定的一致率時(shí)，觸發(fā)執(zhí)行對(duì)所述被監(jiān)視信號(hào)的同步處理及后續(xù)步驟。優(yōu)選的，在重新選擇一組信號(hào)作為被監(jiān)視信號(hào)后，在所述觸發(fā)控制步驟中，從所述被監(jiān)視信號(hào)中所選擇的信號(hào)的數(shù)量和位置可重新設(shè)定，所述對(duì)比信號(hào)也可重新設(shè)定。優(yōu)選的，該方法在步驟C之后進(jìn)一步包括實(shí)時(shí)判斷當(dāng)前是否滿足預(yù)設(shè)的監(jiān)測(cè)結(jié)束條件，在滿足所述監(jiān)測(cè)結(jié)束條件時(shí)停止執(zhí)行步驟C所述的對(duì)所述被監(jiān)視信號(hào)的同步處理及后續(xù)步驟。 與現(xiàn)有技術(shù)相比，本發(fā)明預(yù)先對(duì)FPGA原型的信號(hào)進(jìn)行分組，并設(shè)置有分組信號(hào)選擇模塊，通過(guò)該分組信號(hào)選擇模塊從已分組的信號(hào)中選擇切換被監(jiān)視信號(hào)，如果從當(dāng)前被監(jiān)視信號(hào)中沒(méi)能定位錯(cuò)誤，則只需修改該分組信號(hào)選擇模塊的配置(例如修改其寄存器設(shè)置)即可快速切換另一組信號(hào)進(jìn)行驗(yàn)證。本發(fā)明在整個(gè)FPGA驗(yàn)證的過(guò)程中沒(méi)有對(duì)FPGA工程做任何修改，不需要重新綜合、布局、布線，這將節(jié)省大量的時(shí)間。因此本發(fā)明的可操作性較現(xiàn)有技術(shù)有很大的提聞，定位錯(cuò)誤的效率也有很大提聞。同時(shí)，對(duì)于現(xiàn)有技術(shù)中使用示波器或者邏輯分析儀來(lái)實(shí)時(shí)觀察被監(jiān)視信號(hào)的方案相比，本發(fā)明采用異步FIFO模塊以及存儲(chǔ)器控制模塊將被監(jiān)視信號(hào)存儲(chǔ)到外部存儲(chǔ)器中，由于外部存儲(chǔ)器可以被外部分析設(shè)備(如計(jì)算機(jī)、示波器等)方便地訪問(wèn)，因此本發(fā)明的方案可以提供監(jiān)視信號(hào)給外部分析設(shè)備，由外部分析設(shè)備(如計(jì)算機(jī)的軟件工具)觀察被監(jiān)視信號(hào)，因此可觀察的信號(hào)種類多，其可視性強(qiáng)，且可以對(duì)被監(jiān)視的信號(hào)進(jìn)行選擇，或反復(fù)觀察某一段被監(jiān)視信號(hào)；進(jìn)一步提高了定位錯(cuò)誤的效率。進(jìn)一步的，由于本發(fā)明還進(jìn)一步包括一觸發(fā)控制模塊，可以對(duì)傳輸被監(jiān)視信號(hào)的時(shí)機(jī)進(jìn)行選擇性地觸發(fā)，因此本發(fā)明可以更加靈活地選擇被監(jiān)控的信號(hào)，從而更加精確和快速地定位錯(cuò)誤的位置。同時(shí)，由于可以選擇性地輸出被監(jiān)視信號(hào)，減少了被監(jiān)控信號(hào)的數(shù)據(jù)量，從而可以降低對(duì)外部存儲(chǔ)器的存儲(chǔ)空間的要求，提高了定位錯(cuò)誤的效率?？傊c現(xiàn)有技術(shù)相比本發(fā)明能夠在不對(duì)FPGA工程做任何修改的條件下實(shí)施對(duì)FPGA內(nèi)部的信號(hào)進(jìn)行實(shí)時(shí)記錄、篩選，并且根據(jù)觸發(fā)控制模塊來(lái)開(kāi)啟或關(guān)閉所述分組信號(hào)選擇模塊向所述異步FIFO模塊的信號(hào)傳輸，從而確定監(jiān)測(cè)的時(shí)間長(zhǎng)度，因此本發(fā)明能夠大大加快FPGA原型平臺(tái)的搭建以及快速定位SoC和ASIC的各種邏輯問(wèn)題。本發(fā)明的每一次錯(cuò)誤定位主要花費(fèi)時(shí)間的過(guò)程是將DDR內(nèi)部的數(shù)據(jù)傳送到PC、然后PC將該數(shù)據(jù)轉(zhuǎn)換成波形文件這兩個(gè)過(guò)程，通常這兩個(gè)過(guò)程的時(shí)間花費(fèi)不過(guò)幾分鐘，這大大加快了 FPGA定位問(wèn)題的效率。


圖I為現(xiàn)有技術(shù)一的FPGA原型驗(yàn)證流程圖；圖2為現(xiàn)有技術(shù)二的FPGA原型驗(yàn)證流程圖3為本發(fā)明所述FPGA原型驗(yàn)證裝置的一種實(shí)施例的結(jié)構(gòu)框圖；圖4為本發(fā)明所述分組信號(hào)選擇模塊的一種具體結(jié)構(gòu)示意圖；圖5為本發(fā)明所述FPGA原型驗(yàn)證裝置的另一種實(shí)施例的結(jié)構(gòu)框圖；圖5a為圖5所述實(shí)施例中觸發(fā)控制模塊的第一種實(shí)施方式的結(jié)構(gòu)示意圖；圖5b為圖5所述實(shí)施例中觸發(fā)控制模塊的第二種實(shí)施方式的結(jié)構(gòu)示意圖；圖5c為圖5所述實(shí)施例中觸發(fā)控制模塊的第三種實(shí)施方式的結(jié)構(gòu)示意圖；圖5d為圖5所述實(shí)施例中觸發(fā)控制模塊的第四種實(shí)施方式的結(jié)構(gòu)示意圖；圖6為本發(fā)明所述FPGA原型驗(yàn)證方法的一種流程圖；
圖7為包括觸發(fā)控制步驟的一種FPGA原型驗(yàn)證方法流程圖。
具體實(shí)施例方式下面結(jié)合附圖及具體實(shí)施例對(duì)本發(fā)明再作進(jìn)一步詳細(xì)的說(shuō)明。圖3為本發(fā)明所述FPGA原型驗(yàn)證裝置的一種實(shí)施例的結(jié)構(gòu)框圖。參見(jiàn)圖3，該裝置包括分組信號(hào)選擇模塊301、異步FIFO模塊302、存儲(chǔ)器控制模塊303、數(shù)據(jù)發(fā)送模塊304以及總控制模塊305。所述分組信號(hào)選擇模塊301具有一路以上輸入端和一路輸出端,其輸入端連接FPGA原型的至少一組分組信號(hào)，一組分組信號(hào)被并行輸入到一路輸入端，該分組信號(hào)選擇模塊301根據(jù)選擇指令從其輸入端的所述分組信號(hào)中選擇一組作為被監(jiān)視信號(hào)，并從輸出端輸出該被監(jiān)視信號(hào)。所述異步FIFO模塊302位于所述分組信號(hào)選擇模塊301和存儲(chǔ)器控制模塊303之間，用于接收所述分組信號(hào)選擇模塊301輸出的被監(jiān)視信號(hào)，將該被監(jiān)視信號(hào)同步成與所述存儲(chǔ)器控制模塊303速率相同的信號(hào)并輸出給存儲(chǔ)器控制模塊303。所述存儲(chǔ)器控制模塊303用于檢測(cè)到異步FIFO模塊302存在數(shù)據(jù)后，將所述同步后的被監(jiān)視信號(hào)存儲(chǔ)到外部存儲(chǔ)器306，并從所述外部存儲(chǔ)器306讀取被監(jiān)視信號(hào)到所述數(shù)據(jù)發(fā)送模塊304，由該數(shù)據(jù)發(fā)送模塊304發(fā)送所述被監(jiān)視信號(hào)到外部分析設(shè)備307進(jìn)行驗(yàn)證。所述外部分析設(shè)備可以是裝有分析軟件的計(jì)算機(jī)或者示波器等等，此實(shí)施例以計(jì)算機(jī)為例進(jìn)行說(shuō)明。所述存儲(chǔ)器控制模塊303可以是各種存儲(chǔ)器控制器，本實(shí)施方案優(yōu)選雙倍速率動(dòng)態(tài)存儲(chǔ)器(DDR)控制器，所述數(shù)據(jù)發(fā)送模塊304使用串行或者并行端口發(fā)送數(shù)據(jù)，本實(shí)施方案優(yōu)選通用異步接收/發(fā)送裝置(UART)進(jìn)行數(shù)據(jù)發(fā)送。所述總控制模塊305用于對(duì)所述分組信號(hào)選擇模塊301、異步FIFO模塊302、數(shù)據(jù)發(fā)送模塊304進(jìn)行控制，可以配置所述信號(hào)選擇模塊301進(jìn)行信號(hào)選擇，啟動(dòng)數(shù)據(jù)發(fā)送模塊304進(jìn)行數(shù)據(jù)傳輸，并在完成所有信號(hào)的數(shù)據(jù)存儲(chǔ)后使異步FIFO模塊302停止接收數(shù)據(jù)。圖4為本發(fā)明所述分組信號(hào)選擇模塊的一種具體結(jié)構(gòu)示意圖。參見(jiàn)圖4，所述分組信號(hào)選擇模塊301具體包括一復(fù)用器(MUX) 311和一分組選擇寄存器312，所述復(fù)用器311的輸入端連接FPGA原型的至少一組分組信號(hào)的信號(hào)線，一組分組信號(hào)線被并行輸入到對(duì)應(yīng)的一路輸入端，該復(fù)用器311的控制端連接所述分組選擇寄存器312，所述分組選擇寄存器312的控制端連接所述總控制模塊305，所述總控制模塊305用于配置該分組選擇寄存器312以控制所述復(fù)用器311從其輸入端的所述分組信號(hào)中選擇一組(即一路并行信號(hào))輸出給所述異步FIFO模塊302。本發(fā)明中，所述復(fù)用器311每路輸入端的并行連線數(shù)量根據(jù)實(shí)際的應(yīng)用來(lái)決定，沒(méi)有具體限制，例如本實(shí)施方案優(yōu)選為復(fù)用器311的每路輸入端配置有256條并行信號(hào)線，如果對(duì)應(yīng)的某一分組信號(hào)線的數(shù)量相對(duì)較小沒(méi)有達(dá)到256條，則可以將256條連線中沒(méi)有使用的信號(hào)置O或者置I。圖5為本發(fā)明所述FPGA原型驗(yàn)證裝置的另一種實(shí)施例的結(jié)構(gòu)框圖。參見(jiàn)圖5，該實(shí)施例中進(jìn)一步包括一觸發(fā)控制模塊308，其他與圖3所述實(shí)·施例相同，該觸發(fā)控制模塊308設(shè)置在所述分組信號(hào)選擇模塊301和異步FIFO模塊302之間，用于控制所述分組信號(hào)選擇模塊301向所述異步FIFO模塊302發(fā)送被監(jiān)視信號(hào)的時(shí)機(jī)，從而更加靈活地選擇被監(jiān)控的信號(hào)，提高定位錯(cuò)誤的效率。圖5a為圖5所述實(shí)施例中觸發(fā)控制模塊的第一種實(shí)施方式的結(jié)構(gòu)示意圖。參見(jiàn)圖5a，在該實(shí)施方式中，所述觸發(fā)控制模塊具體包括開(kāi)關(guān)單元511、對(duì)比信號(hào)寄存器512、信號(hào)選擇寄存器513和觸發(fā)判斷單元514，其中所述開(kāi)關(guān)單元511的輸入端連接所述分組信號(hào)選擇模塊301輸出端，輸出端連接所述異步FIFO模塊302的輸入端，用于開(kāi)啟或關(guān)閉所述分組信號(hào)選擇模塊301向所述異步FIFO模塊302的信號(hào)傳輸。所述對(duì)比信號(hào)寄存器512用于存儲(chǔ)對(duì)比信號(hào)；所述信號(hào)選擇寄存器513中存儲(chǔ)被監(jiān)視信號(hào)中需要對(duì)比的信號(hào)數(shù)量和位置。上述對(duì)比信號(hào)寄存器512和信號(hào)選擇寄存器513的信息可以通過(guò)總控制模塊305進(jìn)行設(shè)置。所述觸發(fā)判斷單元514用于根據(jù)信號(hào)選擇寄存器513的存儲(chǔ)信息從被監(jiān)視信號(hào)中選擇對(duì)應(yīng)的信號(hào)，并判斷所選信號(hào)與所述觸發(fā)對(duì)比寄存器中存儲(chǔ)的對(duì)比信號(hào)是否滿足預(yù)定的一致率，例如所述一致率可以設(shè)置為百分比X% (如50%。100%等)，當(dāng)所選信號(hào)有X%的信號(hào)與所述對(duì)比信號(hào)一致時(shí)，則滿足該預(yù)定的一致率，否則不滿足該預(yù)定的一致率。如果滿足預(yù)定的一致率則開(kāi)啟所述開(kāi)關(guān)單元511，即啟動(dòng)所述分組信號(hào)選擇模塊301向所述異步FIFO模塊302的信號(hào)傳輸。對(duì)于對(duì)比信號(hào)寄存器512的位數(shù)，本發(fā)明方案優(yōu)選為32比特(bit)，但是本發(fā)明并不僅限于32bit。對(duì)于信號(hào)選擇寄存器513的位數(shù)，本發(fā)明方案優(yōu)選為16bit，但不僅限于16bit,該信號(hào)選擇寄存器513的低8bit表不分組信號(hào)選擇模塊輸出的并行信號(hào)中需要被比較的信號(hào)數(shù)量(即被比較的信號(hào)線的數(shù)量)，例如如果為10，則表示將從被監(jiān)視信號(hào)中選擇10條信號(hào)線的信號(hào)狀態(tài)與所述對(duì)比信號(hào)寄存器512的低IObit數(shù)據(jù)作對(duì)比，如果相同則啟動(dòng)所述開(kāi)關(guān)單元511進(jìn)行數(shù)據(jù)傳輸。該信號(hào)選擇寄存器513的高Sbit表示分組信號(hào)選擇模塊輸出的并行信號(hào)中需要被比較的信號(hào)的位置(即被比較信號(hào)線在256條信號(hào)線中具體位置)，例如如果需對(duì)比信號(hào)的數(shù)量為10，位置為0，則256條信號(hào)線中的第0-9條信號(hào)線的信號(hào)被選擇作為需對(duì)比的信號(hào)與所述對(duì)比信號(hào)進(jìn)行對(duì)比；如果需對(duì)比信號(hào)數(shù)量為7，位置為13，則256條信號(hào)線中的第13-19條信號(hào)線的信號(hào)被選擇作為需對(duì)比的信號(hào)。當(dāng)信號(hào)選擇寄存器513決定的信號(hào)狀態(tài)與對(duì)比信號(hào)寄存器512相同時(shí)則所述觸發(fā)判斷單元啟動(dòng)所有256bit信號(hào)的采樣與傳送，并連續(xù)在時(shí)鐘的每一個(gè)上升沿或者下降沿(本發(fā)明方案優(yōu)選時(shí)鐘上升沿)對(duì)所有256bit信號(hào)的狀態(tài)采樣并寫入到異步FIFO模塊302中。當(dāng)外部存儲(chǔ)器達(dá)到了存儲(chǔ)數(shù)據(jù)量最大值之后則停止數(shù)據(jù)傳輸并重新設(shè)置對(duì)比信號(hào)寄存器512和信號(hào)選擇寄存器513。圖5b為圖5所述實(shí)施例中觸發(fā)控制模塊的第二種實(shí)施方式的結(jié)構(gòu)示意圖。參見(jiàn)圖5b，該實(shí)施例在上述圖5a的基礎(chǔ)上進(jìn)一步增加一個(gè)結(jié)束條件寄存器515，用于存儲(chǔ)預(yù)設(shè)的監(jiān)測(cè)結(jié)束條件，該結(jié)束條件可以是已采樣的信號(hào)數(shù)量，開(kāi)始監(jiān)測(cè)的時(shí)間長(zhǎng)度等。所述觸發(fā)判斷單元514判斷當(dāng)前是否滿足所述結(jié)束條件寄存器515存儲(chǔ)的監(jiān)測(cè)結(jié)束條件，例如當(dāng)前所采樣的信號(hào)數(shù)量是否已經(jīng)達(dá)到結(jié)束條件寄存器515存儲(chǔ)的已采用信號(hào)數(shù)量，或者當(dāng)前監(jiān)測(cè)時(shí)間是否達(dá)到結(jié)束條件寄存器515存儲(chǔ)的監(jiān)測(cè)時(shí)間長(zhǎng)度，如果滿足所述監(jiān)測(cè)結(jié)束條件，則觸發(fā)判斷單元514關(guān)閉所述開(kāi)關(guān)單元511，停止所述分組信號(hào)選擇模塊301向所述異步FIFO模塊302的信號(hào)傳輸。圖5c為圖5所述實(shí)施例中觸發(fā)控制模塊的第三種實(shí)施方式的結(jié)構(gòu)示意圖。參見(jiàn)圖5c，在該實(shí)施方式中，所述觸發(fā)控制模塊具體包括開(kāi)關(guān)單元521和控制寄存器522，其中所述開(kāi)關(guān)單元521的輸入端連接所述分組信號(hào)選擇模塊301輸出端，輸出端連接所述異步FIFO模塊302的輸入端，用于開(kāi)啟或關(guān)閉所述分組信號(hào)選擇模塊301向所述異步FIFO模塊302的信號(hào)傳輸；
所述控制寄存器522用于控制所述開(kāi)關(guān)單元521的狀態(tài)，若向該控制寄存器522寫入開(kāi)啟控制數(shù)據(jù)則開(kāi)啟所述開(kāi)關(guān)單元521，如果寫入關(guān)閉控制數(shù)據(jù)則關(guān)閉所述開(kāi)關(guān)單元521。例如可以通過(guò)總控制模塊305向該控制寄存器522寫入開(kāi)啟控制數(shù)據(jù)，此時(shí)觸發(fā)所述開(kāi)關(guān)單元521啟動(dòng)所述分組信號(hào)選擇模塊301向所述異步FIFO模塊302的信號(hào)傳輸；如果總控制模塊305向該控制寄存器522寫入關(guān)閉控制數(shù)據(jù)，此時(shí)觸發(fā)所述開(kāi)關(guān)單元521關(guān)閉所述分組信號(hào)選擇模塊301向所述異步FIFO模塊302的信號(hào)傳輸。圖5d為圖5所述實(shí)施例中觸發(fā)控制模塊的第四種實(shí)施方式的結(jié)構(gòu)示意圖。參見(jiàn)圖5d，在該實(shí)施方式中，所述觸發(fā)控制模塊具體包括開(kāi)關(guān)單元531和啟動(dòng)信號(hào)線532，其中所述開(kāi)關(guān)單元531的輸入端連接所述分組信號(hào)選擇模塊301輸出端，輸出端連接所述異步FIFO模塊302的輸入端，用于開(kāi)啟或關(guān)閉所述分組信號(hào)選擇模塊301向所述異步FIFO模塊302的信號(hào)傳輸。所述啟動(dòng)信號(hào)線532可以由總控制模塊305控制進(jìn)行跳變，通過(guò)信號(hào)跳變來(lái)控制所述開(kāi)關(guān)單元531的開(kāi)啟和關(guān)閉狀態(tài)。例如在初始階段開(kāi)關(guān)單元531默認(rèn)為關(guān)閉狀態(tài)，當(dāng)所述啟動(dòng)信號(hào)線發(fā)生信號(hào)跳變時(shí)開(kāi)啟所述開(kāi)關(guān)單元531，從而啟動(dòng)所述分組信號(hào)選擇模塊301向所述異步FIFO模塊302的信號(hào)傳輸，當(dāng)所述啟動(dòng)信號(hào)線再次發(fā)生信號(hào)跳變時(shí)關(guān)閉所述開(kāi)關(guān)單元531，從而關(guān)閉所述分組信號(hào)選擇模塊301向所述異步FIFO模塊302的信號(hào)傳輸。利用上述FPGA原型驗(yàn)證裝置，本發(fā)明還公開(kāi)了對(duì)應(yīng)的FPGA原型驗(yàn)證方法。圖6為本發(fā)明所述FPGA原型驗(yàn)證方法的一種流程圖。參見(jiàn)圖6，該方法包括步驟601、預(yù)先對(duì)FPGA原型的信號(hào)進(jìn)行分組，得到一組以上分組信號(hào)，并將所述分組信號(hào)線連接輸入到所述FPGA原型驗(yàn)證裝置的分組信號(hào)選擇模塊。本步驟中所述對(duì)FPGA原型信號(hào)進(jìn)行分組是從FPGA原型中各子模塊本身的特性出發(fā)，將FPGA內(nèi)部的每一個(gè)子模塊或者是頂層模塊或者是系統(tǒng)中的信號(hào)分組，每一組信號(hào)包含該模塊或者系統(tǒng)中一些關(guān)鍵信號(hào)，例如將本模塊的狀態(tài)機(jī)信號(hào)、總線接口信號(hào)、各種中間計(jì)算結(jié)果信號(hào)、控制信號(hào)，以及系統(tǒng)互連總線信號(hào)等作為關(guān)鍵信號(hào)。具體怎樣將信號(hào)分組可以由技術(shù)實(shí)施人員自行決定。步驟602、啟動(dòng)FPGA原型驗(yàn)證；在發(fā)現(xiàn)運(yùn)行錯(cuò)誤時(shí)，控制所述分組信號(hào)選擇模塊從其輸入端的分組信號(hào)中選擇一組作為被監(jiān)視信號(hào)。此處所選的分組信號(hào)為與初步選定的錯(cuò)誤位置相關(guān)的分組信號(hào)，可以通過(guò)配置分組信號(hào)選擇模塊的寄存器進(jìn)行選擇，每一次信號(hào)的米樣與傳輸僅針對(duì)一組信號(hào)。步驟603、將所選的被監(jiān)視信號(hào)同步為與存儲(chǔ)器速率一致的信號(hào)，并存入存儲(chǔ)器。此處可以利用異步FIFO模塊對(duì)被監(jiān)測(cè)信號(hào)進(jìn)行同步，并由存儲(chǔ)器控制器將同步后的信號(hào)存儲(chǔ)到存儲(chǔ)器中。步驟604、從所述存儲(chǔ)器中讀取所述信號(hào)并傳輸給計(jì)算機(jī)進(jìn)行分析。此處可以通過(guò)串行端口將數(shù)據(jù)發(fā)送至PC，PC端將接收到的串行數(shù)據(jù)進(jìn)行處理，并將其轉(zhuǎn)換成波形查看工具能夠識(shí)別的文件格式，使用波形查看工具來(lái)打開(kāi)經(jīng)過(guò)轉(zhuǎn)換后的文件，根據(jù)波形信息來(lái)判斷當(dāng)前被監(jiān)視信號(hào)是否運(yùn)行正常。步驟605、判斷步驟604的分析結(jié)果，如果信號(hào)異常，則說(shuō)明本組被監(jiān)視信號(hào)具有錯(cuò)誤，從而完成錯(cuò)誤定位，結(jié)束本流程；否則，還不能完成錯(cuò)誤定位，控制所述分組信號(hào)選擇模塊從其輸入端的分組信號(hào)中選擇另一組作為被監(jiān)視信號(hào)，返回步驟603。為了更加靈活地選擇被監(jiān)控的信號(hào)，所述步驟603中在同步所述被監(jiān)視信號(hào)之前，可以進(jìn)一步包括一觸發(fā)控制步驟。圖7為包括觸發(fā)控制步驟的一種FPGA原型驗(yàn)證方法流程圖，參見(jiàn)圖7步驟631，在滿足觸發(fā)條件的情況下才觸發(fā)執(zhí)行步驟603對(duì)所述被監(jiān)視信號(hào)進(jìn)行同步處理及后續(xù)步驟，否則不觸發(fā)執(zhí)行步驟603及后續(xù)步驟。此步驟具體可以通過(guò)所述觸發(fā)控制模塊來(lái)實(shí)現(xiàn)。在一種優(yōu)選的實(shí)施方式中，所述觸發(fā)控制步驟具體可以為從所述被監(jiān)視信號(hào)中選擇指定數(shù)量和位置的信號(hào)(例如可以通過(guò)所述對(duì)比信號(hào)寄存器進(jìn)行配置)，與預(yù)設(shè)的觸發(fā)對(duì)比信號(hào)(例如可以通過(guò)所述信號(hào)選擇寄存器進(jìn)行配置)進(jìn)行對(duì)比，當(dāng)所選信號(hào)與觸發(fā)對(duì)比信號(hào)滿足預(yù)定的一致率時(shí)，觸發(fā)執(zhí)行對(duì)所述被監(jiān)視信號(hào)的同步處理及后續(xù)步驟；在步驟605中，如果不能完成錯(cuò)誤定位，則控制所述分組信號(hào)選擇模塊從其輸入端的分組信號(hào)中選擇另一組作為被監(jiān)視信號(hào)，返回步驟631。在該觸發(fā)控制步驟631中，每當(dāng)重新選擇一組信號(hào)作為被監(jiān)視信號(hào)時(shí)，從所述被監(jiān)視信號(hào)中所選擇的信號(hào)的數(shù)量和位置可重新設(shè)定，所述對(duì)比信號(hào)也可重新設(shè)定，也就是說(shuō)對(duì)比信號(hào)寄存器和信號(hào)選擇寄存器可以重新設(shè)置，從而更改對(duì)被監(jiān)視信號(hào)的觸發(fā)條件。當(dāng)外部存儲(chǔ)器達(dá)到了存儲(chǔ)數(shù)據(jù)量最大值后停止對(duì)所述被監(jiān)視信號(hào)的同步處理及后續(xù)步驟，結(jié)束監(jiān)測(cè)?；蛘?，上述方法中可在執(zhí)行步驟603之后進(jìn)一步判斷當(dāng)前是否滿足預(yù)設(shè)的監(jiān)測(cè)結(jié)束條件，在滿足所述監(jiān)測(cè)結(jié)束條件時(shí)停止執(zhí)行對(duì)所述被監(jiān)視信號(hào)的同步處理及 后續(xù)步驟。以上所述僅為本發(fā)明的較佳實(shí)施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明保護(hù)的范圍之內(nèi)。
權(quán)利要求
1.一種現(xiàn)場(chǎng)可編程門陣列FPGA原型驗(yàn)證裝置，其特征在于，該裝置包括分組信號(hào)選擇模塊、異步先入先出FIFO模塊、存儲(chǔ)器控制模塊、數(shù)據(jù)發(fā)送模塊以及總控制模塊，其中 所述分組信號(hào)選擇模塊具有一路以上輸入端和一路輸出端，其輸入端連接FPGA原型的至少ー組分組信號(hào)，該分組信號(hào)選擇模塊根據(jù)選擇指令從其輸入端的所述分組信號(hào)中選擇ー組作為被監(jiān)視信號(hào)，并從輸出端輸出該被監(jiān)視信號(hào)； 所述異步FIFO模塊位于所述分組信號(hào)選擇模塊和存儲(chǔ)器控制模塊之間，用于接收所述分組信號(hào)選擇模塊輸出的被監(jiān)視信號(hào)，將該被監(jiān)視信號(hào)同步成與所述存儲(chǔ)器控制模塊速率相同的信號(hào)并輸出給存儲(chǔ)器控制模塊； 所述存儲(chǔ)器控制模塊用于將所述同步后的被監(jiān)視信號(hào)存儲(chǔ)到外部存儲(chǔ)器，并從所述外部存儲(chǔ)器讀取被監(jiān)視信號(hào)到所述數(shù)據(jù)發(fā)送模塊，由該數(shù)據(jù)發(fā)送模塊發(fā)送所述被監(jiān)視信號(hào)到外部分析設(shè)備； 所述總控制模塊用于對(duì)所述分組信號(hào)選擇模塊、異步FIFO模塊、數(shù)據(jù)發(fā)送模塊進(jìn)行控 制。
2.根據(jù)權(quán)利要求I所述的裝置，其特征在于，該裝置進(jìn)ー步包括一觸發(fā)控制模塊，設(shè)置在所述分組信號(hào)選擇模塊和異步FIFO模塊之間，用于控制所述分組信號(hào)選擇模塊向所述異步FIFO模塊發(fā)送被監(jiān)視信號(hào)的時(shí)機(jī)。
3.根據(jù)權(quán)利要求2所述的裝置，其特征在于，所述觸發(fā)控制模塊具體包括開(kāi)關(guān)單元、對(duì)比信號(hào)寄存器、信號(hào)選擇寄存器和觸發(fā)判斷単元，其中 所述開(kāi)關(guān)単元的輸入端連接所述分組信號(hào)選擇模塊輸出端，輸出端連接所述異步FIFO模塊的輸入端，用于開(kāi)啟或關(guān)閉所述分組信號(hào)選擇模塊向所述異步FIFO模塊的信號(hào)傳輸； 所述對(duì)比信號(hào)寄存器用于存儲(chǔ)對(duì)比信號(hào)； 所述信號(hào)選擇寄存器用于存儲(chǔ)被監(jiān)視信號(hào)中需要對(duì)比的信號(hào)數(shù)量和位置； 所述觸發(fā)判斷単元用于根據(jù)信號(hào)選擇寄存器的存儲(chǔ)信息從被監(jiān)視信號(hào)中選擇對(duì)應(yīng)的信號(hào)，當(dāng)所選信號(hào)與所述觸發(fā)對(duì)比寄存器中存儲(chǔ)的對(duì)比信號(hào)滿足預(yù)定的一致率時(shí)開(kāi)啟所述開(kāi)關(guān)單元。
4.根據(jù)權(quán)利要求3所述的裝置，其特征在干，所述分組信號(hào)選擇模塊的每路輸入端具有256條信號(hào)線；所述對(duì)比信號(hào)寄存器的位數(shù)為32比特；所述信號(hào)選擇寄存器的位數(shù)為16比特，其中低8比特用于存儲(chǔ)需要對(duì)比的信號(hào)線數(shù)量，高8比特用于存儲(chǔ)需要對(duì)比的信號(hào)線位置。
5.根據(jù)權(quán)利要求3所述的裝置，其特征在干，所述觸發(fā)控制模塊進(jìn)一歩包括結(jié)束條件寄存器，用于存儲(chǔ)監(jiān)測(cè)結(jié)束條件，觸發(fā)判斷單元進(jìn)一步實(shí)時(shí)判斷當(dāng)前是否滿足所述結(jié)束條件寄存器中存儲(chǔ)的監(jiān)測(cè)結(jié)束條件，在滿足所述監(jiān)測(cè)結(jié)束條件時(shí)關(guān)閉所述開(kāi)關(guān)単元。
6.根據(jù)權(quán)利要求2所述的裝置，其特征在于，所述觸發(fā)控制模塊具體包括開(kāi)關(guān)單元和控制寄存器，其中 所述開(kāi)關(guān)単元的輸入端連接所述分組信號(hào)選擇模塊輸出端，輸出端連接所述異步FIFO模塊的輸入端，用于開(kāi)啟或關(guān)閉所述分組信號(hào)選擇模塊向所述異步FIFO模塊的信號(hào)傳輸； 所述控制寄存器用于控制所述開(kāi)關(guān)単元的狀態(tài)，在總控制模塊向該控制寄存器寫入開(kāi)啟控制數(shù)據(jù)時(shí)開(kāi)啟所述開(kāi)關(guān)單元，在總控制模塊向該控制寄存器寫入關(guān)閉控制數(shù)據(jù)時(shí)關(guān)閉所述開(kāi)關(guān)単元。
7.根據(jù)權(quán)利要求2所述的裝置，其特征在干，所述觸發(fā)控制模塊具體包括開(kāi)關(guān)單元和啟動(dòng)信號(hào)線，其中 所述開(kāi)關(guān)単元的輸入端連接所述分組信號(hào)選擇模塊輸出端，輸出端連接所述異步FIFO模塊的輸入端，用于開(kāi)啟或關(guān)閉所述分組信號(hào)選擇模塊向所述異步FIFO模塊的信號(hào)傳輸； 所述啟動(dòng)信號(hào)線由總控制模塊控制信號(hào)跳變，通過(guò)信號(hào)跳變來(lái)控制所述開(kāi)關(guān)単元的開(kāi)啟和關(guān)閉狀態(tài)。
8.根據(jù)權(quán)利要求I所述的裝置，其特征在于，所述分組信號(hào)選擇模塊具體包括ー復(fù)用器和一分組選擇寄存器，所述復(fù)用器的輸入端連接FPGA原型的至少ー組分組信號(hào)，該復(fù)用器的控制端連接所述分組選擇寄存器，所述分組選擇寄存器的控制端連接所述總控制模塊，所述總控制模塊用于配置該分組選擇寄存器以控制所述復(fù)用器從其輸入端的所述分組信號(hào)中選擇ー組進(jìn)行輸出。
9.ー種FPGA原型驗(yàn)證方法，其特征在干，該方法包括 A、預(yù)先對(duì)FPGA原型的信號(hào)進(jìn)行分組，得到ー組以上分組信號(hào)，并將所述分組信號(hào)線連接輸入到一分組信號(hào)選擇模塊； B、啟動(dòng)FPGA原型驗(yàn)證；在發(fā)現(xiàn)運(yùn)行錯(cuò)誤時(shí)，控制所述分組信號(hào)選擇模塊從其輸入端的分組信號(hào)中選擇ー組作為被監(jiān)視信號(hào)； C、將所選的被監(jiān)視信號(hào)同步為與存儲(chǔ)器速率一致的信號(hào)，并存入存儲(chǔ)器； D、從所述存儲(chǔ)器中讀取所述信號(hào)并傳輸給外部分析設(shè)備； E、判斷步驟D的分析結(jié)果，如果信號(hào)異常，則完成錯(cuò)誤定位，結(jié)束本流程；否則，控制所述分組信號(hào)選擇模塊從其輸入端的分組信號(hào)中選擇另一組作為被監(jiān)視信號(hào)，返回步驟C。
10.根據(jù)權(quán)利要求9所述的方法，其特征在于，所述步驟C中，在同步所述被監(jiān)視信號(hào)之前，進(jìn)ー步包括一觸發(fā)控制步驟在滿足觸發(fā)條件的情況下才觸發(fā)執(zhí)行對(duì)所述被監(jiān)視信號(hào)的同步處理及后續(xù)步驟。
11.根據(jù)權(quán)利要求10所述的方法，其特征在于，所述觸發(fā)控制步驟具體為 從所述被監(jiān)視信號(hào)中選擇指定數(shù)量和位置的信號(hào)，與預(yù)設(shè)的觸發(fā)對(duì)比信號(hào)進(jìn)行對(duì)比，當(dāng)所選信號(hào)與觸發(fā)對(duì)比信號(hào)滿足預(yù)定的一致率時(shí)，觸發(fā)執(zhí)行對(duì)所述被監(jiān)視信號(hào)的同步處理及后續(xù)步驟。
12.根據(jù)權(quán)利要求11所述的方法，其特征在于，在重新選擇ー組信號(hào)作為被監(jiān)視信號(hào)后，在所述觸發(fā)控制步驟中，從所述被監(jiān)視信號(hào)中所選擇的信號(hào)的數(shù)量和位置可重新設(shè)定，所述對(duì)比信號(hào)也可重新設(shè)定。
13.根據(jù)權(quán)利要求11所述的方法，其特征在于，該方法在步驟C之后進(jìn)ー步包括實(shí)時(shí)判斷當(dāng)前是否滿足預(yù)設(shè)的監(jiān)測(cè)結(jié)束條件，在滿足所述監(jiān)測(cè)結(jié)束條件時(shí)停止執(zhí)行步驟C所述的對(duì)所述被監(jiān)視信號(hào)的同步處理及后續(xù)步驟。
全文摘要
本發(fā)明公開(kāi)了一種現(xiàn)場(chǎng)可編程門陣列FPGA原型驗(yàn)證裝置及方法，所述裝置包括分組信號(hào)選擇模塊、異步先入先出FIFO模塊、存儲(chǔ)器控制模塊、數(shù)據(jù)發(fā)送模塊以及總控制模塊，所述分組信號(hào)選擇模塊的輸入端連接FPGA原型的至少一組分組信號(hào)，在FPGA原型驗(yàn)證出錯(cuò)時(shí)，根據(jù)選擇指令從分組信號(hào)選擇模塊輸入端的所述分組信號(hào)中選擇一組作為被監(jiān)視信號(hào)，并輸出給所述異步FIFO模塊同步成與所述存儲(chǔ)器控制模塊速率相同的信號(hào)，并由所述存儲(chǔ)器控制模塊將同步后的信號(hào)存儲(chǔ)到外部存儲(chǔ)器，從所述外部存儲(chǔ)器讀取被監(jiān)視信號(hào)到數(shù)據(jù)發(fā)送模塊，由該數(shù)據(jù)發(fā)送模塊發(fā)送所述被監(jiān)視信號(hào)到外部計(jì)算機(jī)進(jìn)行數(shù)據(jù)分析以定位錯(cuò)誤。利用本發(fā)明，可以提高FPGA驗(yàn)證的可操作性、可視性和效率。
文檔編號(hào)G06F17/50GK102855338SQ201110177368
公開(kāi)日2013年1月2日 申請(qǐng)日期2011年6月28日 優(yōu)先權(quán)日2011年6月28日
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