專利名稱：協(xié)處理器和主處理器共享存儲(chǔ)器的系統(tǒng)及訪問(wèn)方法
技術(shù)領(lǐng)域：
本發(fā)明涉及存儲(chǔ)器的共享，尤其是一種協(xié)處理器和主處理器共享存儲(chǔ)器的系統(tǒng)及訪問(wèn)方法。
背景技術(shù)：
目前不少智能手機(jī)，其通信子系統(tǒng)和應(yīng)用處理器(AP，AppliCati0n Processor)子系統(tǒng)采用的是獨(dú)立的存儲(chǔ)器方案。隨著技術(shù)的發(fā)展，AP芯片的速率越來(lái)越快，并且所配置的雙倍數(shù)據(jù)速率/同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器(DDR/SDR memory)的容量越來(lái)越大，速度越來(lái)越快。而對(duì)于通信子系統(tǒng)來(lái)說(shuō)，其存儲(chǔ)器的容量和帶寬基本上是固定，因此，可以將AP子系統(tǒng)的DDR/SDR的帶寬分出一部分給通信子系統(tǒng)使用。而目前一些AP子系統(tǒng)和通信子系統(tǒng) (Modem)共享存儲(chǔ)器的方案需要采用特殊的接口(例如C2C接口)，這些接口在目前大多數(shù) Modem芯片上是不支持的；而實(shí)際上絕大部分的2. 5G/3G芯片是支持N0R/SRAM接口的，特別是對(duì)于GSM、GPRS、TD-SCDMA, T-DMB, CMMB芯片，對(duì)外部存儲(chǔ)器的帶寬的要求不是很高， 采用突發(fā)(BURST)模式的N0R/SRAM接口是可以滿足其系統(tǒng)要求的。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種通過(guò)N0R/SRAM接口實(shí)現(xiàn)主處理器(例如AP芯片)和協(xié)處理器(例如通信芯片)之間的存儲(chǔ)器共享的系統(tǒng)與相應(yīng)的協(xié)處理器通過(guò)主處理器訪問(wèn)存儲(chǔ)器的方法。為了實(shí)現(xiàn)本發(fā)明的目的，本發(fā)明提供了一種協(xié)處理器和主處理器共享存儲(chǔ)器的系統(tǒng)，包括協(xié)處理器、主處理器及存儲(chǔ)器；協(xié)處理器設(shè)有一個(gè)支持N0R/SRAM主動(dòng)訪問(wèn)的接口，主處理器設(shè)有一個(gè)支持DDR/SDR主動(dòng)訪問(wèn)的接口和一個(gè)支持N0R/SRAM被動(dòng)訪問(wèn)的接口，協(xié)處理器支持N0R/SRAM主動(dòng)訪問(wèn)的接口和主處理器支持N0R/SRAM被動(dòng)訪問(wèn)的接口連接，協(xié)處理器通過(guò)此二接口訪問(wèn)主處理器的DDR/SDR主動(dòng)訪問(wèn)接口控制的SDRAM或者DDR 存儲(chǔ)器。在上述系統(tǒng)中，主處理器和協(xié)處理器通過(guò)下述信號(hào)及模式實(shí)現(xiàn)通信及控制
(1)主處理器通過(guò)Power on信號(hào)控制協(xié)處理器的開(kāi)機(jī)或者關(guān)機(jī)；主處理器通過(guò)AP wakeup信號(hào)通知協(xié)處理器進(jìn)入或者退出睡眠模式；協(xié)處理器通過(guò)MDM wakeup信號(hào)通知主處理器進(jìn)入或者退出睡眠模式。(2)支持N0R/SRAM的接口采用地址數(shù)據(jù)多路復(fù)用模式。(3)協(xié)處理器通過(guò)SRAM接口訪問(wèn)DDR/SDR存儲(chǔ)器，采用SRAM接口中的WAIT/RDY 信號(hào)控制延遲不確定性。(4 ) SRAM接口采用突發(fā)模式以及長(zhǎng)的突發(fā)長(zhǎng)度。(5)N0R/SRAM接口具有片選功能。進(jìn)一步地，為了實(shí)現(xiàn)本發(fā)明的目的，本發(fā)明提供了一種協(xié)處理器通過(guò)主處理器訪問(wèn)存儲(chǔ)器的方法，包括如下步驟步驟一，協(xié)處理器采用N0R/SRAM時(shí)序操作主處理器的N0R/SRAM被動(dòng)訪問(wèn)接口 ； 步驟二，主處理器根據(jù)接收到的信號(hào)，提取要訪問(wèn)的地址信號(hào)等，并通過(guò)WAIT/RDY指示信號(hào)讓協(xié)處理器的N0R/SRAM主動(dòng)訪問(wèn)接口進(jìn)入等待狀態(tài)；
步驟三，主處理器將提取的地址信號(hào)轉(zhuǎn)換成DDR/SDR的物理地址，并且發(fā)送命令給主處理器的DDR/SDR主動(dòng)訪問(wèn)接口 ；
步驟四，主處理器通過(guò)DDR/SDR主動(dòng)訪問(wèn)接口讀取相應(yīng)地址空間的內(nèi)容，并且把它發(fā)送給被動(dòng)訪問(wèn)接口；
步驟五，主處理器的被動(dòng)訪問(wèn)接口通過(guò)WAIT/RDY指示信號(hào)讓協(xié)處理器讀走所要的數(shù)據(jù)。進(jìn)一步地，為了實(shí)現(xiàn)本發(fā)明的目的，本發(fā)明提供了另一種協(xié)處理器通過(guò)主處理器訪問(wèn)存儲(chǔ)器的方法，包括如下步驟
步驟一，協(xié)處理器采用N0R/SRAM時(shí)序操作主處理器的N0R/SRAM被動(dòng)訪問(wèn)接口 ； 步驟二，主處理器的被動(dòng)訪問(wèn)接口收集協(xié)處理器寫(xiě)過(guò)來(lái)的地址和數(shù)據(jù)； 步驟三，主處理器將收集到的地址信號(hào)轉(zhuǎn)換成DDR/SDR的物理地址，并且發(fā)送命令給主處理器的DDR/SDR主動(dòng)訪問(wèn)接口，向SDR/DDR指定的地址寫(xiě)數(shù)據(jù)；
步驟四，主處理器通過(guò)DDR/SDR主動(dòng)訪問(wèn)接口將數(shù)據(jù)寫(xiě)到指定的DDR/SDR地址空間。與現(xiàn)有技術(shù)相比較，本發(fā)明通過(guò)協(xié)處理器支持N0R/SRAM主動(dòng)訪問(wèn)的接口和主處理器支持N0R/SRAM被動(dòng)訪問(wèn)的接口連接，協(xié)處理器通過(guò)此二接口訪問(wèn)主處理器的DDR/SDR 主動(dòng)訪問(wèn)接口控制的SDRAM或者DDR存儲(chǔ)器，這樣協(xié)處理器就不需要單獨(dú)的外部存儲(chǔ)器，從而降低了系統(tǒng)的成本。


圖1是實(shí)施本發(fā)明的協(xié)處理器和主處理器共享存儲(chǔ)器的系統(tǒng)的連接示意圖。圖2是實(shí)施本發(fā)明的系統(tǒng)中的協(xié)處理器通過(guò)主處理器訪問(wèn)存儲(chǔ)器的一種方法的流程圖。圖3是實(shí)施本發(fā)明的系統(tǒng)中的協(xié)處理器通過(guò)主處理器訪問(wèn)存儲(chǔ)器的另一種方法的流程圖。
具體實(shí)施例方式以下結(jié)合附圖對(duì)本發(fā)明具體實(shí)施方式
進(jìn)行說(shuō)明。請(qǐng)參閱圖1所示，是實(shí)施本發(fā)明的協(xié)處理器和主處理器共享存儲(chǔ)器的系統(tǒng)的連接示意圖。該系統(tǒng)需要協(xié)處理器擁有一個(gè)支持N0R/SRAM主動(dòng)(Master)訪問(wèn)的接口，主處理器擁有一個(gè)支持DDR/SDR主動(dòng)(Master)訪問(wèn)的接口和一個(gè)支持N0R/SRAM被動(dòng)(Slave) 訪問(wèn)的接口 ；協(xié)處理器支持N0R/SRAM主動(dòng)訪問(wèn)的接口和主處理器支持N0R/SRAM被動(dòng)訪問(wèn)的接口連接，協(xié)處理器通過(guò)此二接口訪問(wèn)主處理器的DDR/SDR主動(dòng)訪問(wèn)接口控制的SDRAM 或者DDR存儲(chǔ)器。主處理器和協(xié)處理器通過(guò)下述信號(hào)及模式實(shí)現(xiàn)通信及控制
1.主處理器通過(guò)Power on信號(hào)控制協(xié)處理器的開(kāi)機(jī)(Power On)或者關(guān)機(jī)(Power Down);主處理器進(jìn)入或者退出睡眠模式通過(guò)AP wakeup信號(hào)通知協(xié)處理器；協(xié)處理器進(jìn)入或者退出睡眠模式通過(guò)MDM wakeup信號(hào)通知主處理器。
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2.為了減少主處理器和協(xié)處理器之間的連接，N0R/SRAM接口可以采用地址數(shù)據(jù)多路復(fù)用(Address Data Multiplexing)模式。3.由于協(xié)處理器需要通過(guò)N0R/SRAM接口訪問(wèn)DDR /SDR存儲(chǔ)器，訪問(wèn)延遲可能具有不確定性，可以采用N0R/SRAM接口中的WAIT/RDY信號(hào)支持這種延遲不確定性。4.可以采用N0R/SRAM接口的突發(fā)(burst)模式，以及較長(zhǎng)的突發(fā)(burst)長(zhǎng)度提高N0R/SRAM接口的效率。5.N0R/SRAM接口具有片選功能，可以支持多個(gè)片選，即N0R/SRAM接口的使用非常靈活，可以用于模擬單個(gè)NOR Flash，或者單個(gè)SRAM，或者若干個(gè)NOR Flash，或者若干個(gè) SRAM,或者若干個(gè)NOR Flash與若干個(gè)SRAM的組合。請(qǐng)參閱圖2所示，是實(shí)施本發(fā)明的系統(tǒng)中的協(xié)處理器通過(guò)主處理器訪問(wèn)存儲(chǔ)器的一種方法的流程圖。在上述的系統(tǒng)中，協(xié)處理器通過(guò)主處理器訪問(wèn)存儲(chǔ)器的方法包括如下步驟
步驟201，協(xié)處理器采用N0R/SRAM時(shí)序操作主處理器的N0R/SRAM被動(dòng)訪問(wèn)接口 ； 步驟202，主處理器根據(jù)接收到的信號(hào)，提取要訪問(wèn)的地址信號(hào)等，并通過(guò)WAIT/RDY指示信號(hào)讓協(xié)處理器的N0R/SRAM主動(dòng)訪問(wèn)接口進(jìn)入等待狀態(tài)；
步驟203，主處理器將提取的地址信號(hào)轉(zhuǎn)換成DDR/SDR的物理地址，并且發(fā)送命令給主處理器的DDR/SDR主動(dòng)訪問(wèn)接口 ；
步驟204，主處理器通過(guò)DDR/SDR主動(dòng)訪問(wèn)接口讀取相應(yīng)地址空間的內(nèi)容，并且把它發(fā)送給被動(dòng)訪問(wèn)接口；
步驟205，主處理器的被動(dòng)訪問(wèn)接口通過(guò)WAIT/RDY指示信號(hào)讓協(xié)處理器可以讀走所要的數(shù)據(jù)。請(qǐng)參閱圖3所示，是實(shí)施本發(fā)明的系統(tǒng)中的協(xié)處理器通過(guò)主處理器訪問(wèn)存儲(chǔ)器的另一種方法的流程圖。在上述的系統(tǒng)中，協(xié)處理器通過(guò)主處理器訪問(wèn)存儲(chǔ)器的另一種方法包括如下步驟
步驟301，協(xié)處理器采用N0R/SRAM時(shí)序操作主處理器的N0R/SRAM被動(dòng)訪問(wèn)接口 ； 步驟302，主處理器的被動(dòng)訪問(wèn)接口收集協(xié)處理器寫(xiě)過(guò)來(lái)的地址和數(shù)據(jù)； 步驟303，主處理器將收集的地址信號(hào)轉(zhuǎn)換成DDR/SDR的物理地址，并且發(fā)送命令給主處理器的DDR/SDR主動(dòng)訪問(wèn)接口，向SDR/DDR指定的地址寫(xiě)數(shù)據(jù)；
步驟304，主處理器通過(guò)DDR/SDR主動(dòng)訪問(wèn)接口將數(shù)據(jù)寫(xiě)到指定的DDR/SDR地址空間。與現(xiàn)有技術(shù)相比較，本發(fā)明通過(guò)協(xié)處理器支持N0R/SRAM主動(dòng)訪問(wèn)的接口和主處理器支持N0R/SRAM被動(dòng)訪問(wèn)的接口連接，協(xié)處理器通過(guò)此二接口訪問(wèn)主處理器的DDR/SDR 主動(dòng)訪問(wèn)接口控制的SDRAM或者DDR存儲(chǔ)器，這樣協(xié)處理芯片就不需要單獨(dú)的外部存儲(chǔ)芯片，從而減少了系統(tǒng)方案的成本；同時(shí)由于絕大部分通信芯片都支持N0R/SRAM連接，因此有利于該系統(tǒng)及方法在通信領(lǐng)域的推廣。值得注意的是本發(fā)明中的DDR包括DDR1和DDR2以及低功耗(Low power)的 DDR2。可以理解的是，對(duì)本領(lǐng)域普通技術(shù)人員來(lái)說(shuō)，可以根據(jù)本發(fā)明的技術(shù)方案及其發(fā)明構(gòu)思加以等同替換或改變，而所有這些改變或替換都應(yīng)屬于本發(fā)明所附的權(quán)利要求的保護(hù)范圍。
權(quán)利要求
1.一種協(xié)處理器和主處理器共享存儲(chǔ)器的系統(tǒng)，包括協(xié)處理器、主處理器及存儲(chǔ)器， 其特征在于協(xié)處理器設(shè)有一個(gè)支持N0R/SRAM主動(dòng)訪問(wèn)的接口，主處理器設(shè)有一個(gè)支持 DDR/SDR主動(dòng)訪問(wèn)的接口和一個(gè)支持N0R/SRAM被動(dòng)訪問(wèn)的接口，協(xié)處理器支持N0R/SRAM 主動(dòng)訪問(wèn)的接口和主處理器支持N0R/SRAM被動(dòng)訪問(wèn)的接口連接，協(xié)處理器通過(guò)此二接口訪問(wèn)主處理器的DDR/SDR主動(dòng)訪問(wèn)接口控制的SDRAM或者DDR存儲(chǔ)器。
2.如權(quán)利要求1所述的協(xié)處理器和主處理器共享存儲(chǔ)器的系統(tǒng)，其特征在于，所述主處理器通過(guò)Power on信號(hào)控制協(xié)處理器的開(kāi)機(jī)或者關(guān)機(jī)；主處理器進(jìn)入或者退出睡眠模式通過(guò)AP wakeup信號(hào)通知協(xié)處理器；協(xié)處理器進(jìn)入或者退出睡眠模式通過(guò)MDM wakeup 信號(hào)通知主處理器。
3.如權(quán)利要求1所述的協(xié)處理器和主處理器共享存儲(chǔ)器的系統(tǒng)，其特征在于，所述支持N0R/SRAM的接口采用地址數(shù)據(jù)多路復(fù)用模式。
4.如權(quán)利要求1所述的協(xié)處理器和主處理器共享存儲(chǔ)器的系統(tǒng)，其特征在于，所述協(xié)處理器通過(guò)N0R/SRAM接口訪問(wèn)DDR/SDR存儲(chǔ)器，采用N0R/SRAM接口中的WAIT/RDY信號(hào)控制延遲不確定性。
5.如權(quán)利要求1所述的協(xié)處理器和主處理器共享存儲(chǔ)器的系統(tǒng)，其特征在于，所述 N0R/SRAM接口采用突發(fā)模式以及長(zhǎng)的突發(fā)長(zhǎng)度。
6.如權(quán)利要求1所述的協(xié)處理器和主處理器共享存儲(chǔ)器的系統(tǒng)，其特征在于，所述 N0R/SRAM接口具有片選功能。
7.—種權(quán)利要求1所述的系統(tǒng)中的協(xié)處理器通過(guò)主處理器訪問(wèn)存儲(chǔ)器的方法，包括如下步驟步驟一，協(xié)處理器采用N0R/SRAM時(shí)序操作主處理器的N0R/SRAM被動(dòng)訪問(wèn)接口 ；步驟二，主處理器根據(jù)接收到的信號(hào)，提取要訪問(wèn)的地址信號(hào)等，并通過(guò)WAIT/RDY指示信號(hào)讓協(xié)處理器的N0R/SRAM主動(dòng)訪問(wèn)接口進(jìn)入等待狀態(tài)；步驟三，主處理器將提取的地址信號(hào)轉(zhuǎn)換成DDR/SDR的物理地址，并且發(fā)送命令給主處理器的DDR/SDR主動(dòng)訪問(wèn)接口 ；步驟四，主處理器通過(guò)DDR/SDR主動(dòng)訪問(wèn)接口讀取相應(yīng)地址空間的內(nèi)容，并且把它發(fā)送給被動(dòng)訪問(wèn)接口；步驟五，主處理器的被動(dòng)訪問(wèn)接口通過(guò)WAIT/RDY指示信號(hào)讓協(xié)處理器讀走所要的數(shù)據(jù)。
8.—種權(quán)利要求1所述的系統(tǒng)中的協(xié)處理器通過(guò)主處理器訪問(wèn)存儲(chǔ)器的方法，包括如下步驟步驟一，協(xié)處理器采用N0R/SRAM時(shí)序操作主處理器的N0R/SRAM被動(dòng)訪問(wèn)接口 ；步驟二，主處理器的被動(dòng)訪問(wèn)接口收集協(xié)處理器寫(xiě)過(guò)來(lái)的地址和數(shù)據(jù)；步驟三，主處理器將收集到的地址信號(hào)轉(zhuǎn)換成DDR/SDR的物理地址，并且發(fā)送命令給主處理器的DDR/SDR主動(dòng)訪問(wèn)接口，向SDR/DDR指定的地址寫(xiě)數(shù)據(jù)；步驟四，主處理器通過(guò)DDR/SDR主動(dòng)訪問(wèn)接口將數(shù)據(jù)寫(xiě)到指定的DDR/SDR地址空間。
全文摘要
一種協(xié)處理器和主處理器共享存儲(chǔ)器的系統(tǒng)，包括協(xié)處理器、主處理器及存儲(chǔ)器，協(xié)處理器設(shè)有一個(gè)支持NOR/SRAM主動(dòng)訪問(wèn)的接口，主處理器設(shè)有一個(gè)支持DDR/SDR主動(dòng)訪問(wèn)的接口和一個(gè)支持NOR/SRAM被動(dòng)訪問(wèn)的接口，協(xié)處理器支持NOR/SRAM主動(dòng)訪問(wèn)的接口和主處理器支持NOR/SRAM被動(dòng)訪問(wèn)的接口連接，協(xié)處理器通過(guò)此二接口訪問(wèn)主處理器的DDR/SDR主動(dòng)訪問(wèn)接口控制的SDRAM或者DDR存儲(chǔ)器。如此協(xié)處理器就不需要單獨(dú)的外部存儲(chǔ)器，從而降低了系統(tǒng)的成本。
文檔編號(hào)G06F15/167GK102226895SQ201110145748
公開(kāi)日2011年10月26日 申請(qǐng)日期2011年6月1日 優(yōu)先權(quán)日2011年6月1日
發(fā)明者林哲民 申請(qǐng)人:展訊通信(上海)有限公司