專利名稱：主控處理器和協(xié)處理器系統(tǒng)的通信方法、裝置、系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及芯片設(shè)計(jì)領(lǐng)域，特別是指一種主控處理器和協(xié)處理器系統(tǒng)的通信方
法、裝置和處理器系統(tǒng)。
背景技術(shù)：
現(xiàn)在的電子產(chǎn)品行業(yè)中，要求新產(chǎn)品的開發(fā)周期越來越短。如果產(chǎn)品的方案設(shè)計(jì) 廠商已有較為成熟和固定的硬件架構(gòu)和軟件架構(gòu)，在推出新產(chǎn)品的時(shí)候，往往不會(huì)更換主 控芯片，因?yàn)楦鼡Q主控芯片意味著整個(gè)系統(tǒng)的硬件架構(gòu)和軟件架構(gòu)要做很大的改動(dòng)。實(shí)現(xiàn) 新功能時(shí)，通常選擇使用協(xié)處理器(co-processor)來補(bǔ)充。以移動(dòng)電話為例，如圖1所示， 為現(xiàn)有技術(shù)中主控處理器與協(xié)處理器之間的連接框圖。系統(tǒng)中的主控處理器(也叫基帶處 理器，Baseband CPU)與協(xié)處理器(coprocessor)之間通過數(shù)據(jù)線和中斷線連接。其中，主 控處理器是系統(tǒng)中的主要處理芯片，用于系統(tǒng)整個(gè)工作流程的控制。協(xié)處理器能協(xié)助主控 處理器完成一定功能，具有一定的運(yùn)算執(zhí)行能力。例如數(shù)學(xué)協(xié)處理器可以控制數(shù)字處理，圖 形協(xié)處理器可以處理視頻繪制。 由于協(xié)作的需要，主控處理器和協(xié)處理器之間通過一定的方式進(jìn)行數(shù)據(jù)傳輸，即 主協(xié)處理器進(jìn)行通信。整個(gè)系統(tǒng)通信相關(guān)的部分由主控處理器、協(xié)處理器和一個(gè)雙口 RAM 芯片構(gòu)成。該雙口 RAM存儲(chǔ)量很小，僅供通信使用，主控處理器和協(xié)處理器都連接到這個(gè) 雙口 RAM芯片上。該雙口 RAM具有兩個(gè)讀寫訪問的端口，能同時(shí)被主控處理器和協(xié)處理 器訪問，主控處理器和協(xié)處理器各自都有自己運(yùn)行的內(nèi)存，另外協(xié)處理器到主控處理器有 一根中斷線MIS0(Master in slave out)，主控處理器到協(xié)處理器之間也有一根中斷線 M0SI (Master out slave in)。 主控處理器和協(xié)處理器之間通信的時(shí)候，如果主控處理器需要協(xié)處理器完成某項(xiàng) 功能，就先將相關(guān)的數(shù)據(jù)按照一定的格式寫入到雙口 RAM，并在M0SI中斷線上給一個(gè)信號(hào)， 協(xié)處理器端接收到相應(yīng)的中斷后，轉(zhuǎn)到相關(guān)的處理程序去執(zhí)行；如果執(zhí)行完畢，將結(jié)果寫入 到雙口 RAM中；再從MIS0中斷線上給主控處理器一個(gè)中斷；主控處理器知道該功能已經(jīng)被 完成，可以發(fā)送命令執(zhí)行下一條功能。采用這種方式使主控處理器和協(xié)處理器之間通信時(shí)， 主控處理器和協(xié)處理器之間必須同時(shí)連接雙口 RAM芯片，因此，連接結(jié)構(gòu)比較復(fù)雜。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問題是提供一種主控處理器和協(xié)處理器系統(tǒng)的通信方法、裝
置和處理器系統(tǒng)，使得主控處理器和協(xié)處理器之間進(jìn)行通信的時(shí)候，連接結(jié)構(gòu)比較簡(jiǎn)單。 為解決上述技術(shù)問題，本發(fā)明的實(shí)施例提供技術(shù)方案如下 —方面，提供一種主控處理器和協(xié)處理器系統(tǒng)的通信方法，包括 向協(xié)處理器系統(tǒng)發(fā)送功能指令時(shí)，將主控處理器的時(shí)鐘設(shè)置為與所述協(xié)處理器系
統(tǒng)的頻率相匹配； 將所述主控處理器的中斷觸發(fā)方式設(shè)置為與所述協(xié)處理器系統(tǒng)的中斷信號(hào)給出方式相匹配； 查找所述功能指令對(duì)應(yīng)的功能編號(hào)； 將所述功能編號(hào)寫入?yún)f(xié)處理器系統(tǒng)中； 將執(zhí)行所述功能指令需要的數(shù)據(jù)寫入所述協(xié)處理器系統(tǒng)中； 向所述協(xié)處理器系統(tǒng)發(fā)送執(zhí)行所述功能指令的中斷信號(hào)。 所述向所述協(xié)處理器系統(tǒng)發(fā)送執(zhí)行所述功能指令的中斷信號(hào)的步驟具體為 通過中斷線向所述協(xié)處理器系統(tǒng)發(fā)送執(zhí)行所述功能指令的中斷信號(hào)；或者 通過配置所述協(xié)處理器系統(tǒng)的寄存器，向所述協(xié)處理器系統(tǒng)發(fā)送執(zhí)行所述功能指 令的中斷信號(hào)。 所述協(xié)處理器系統(tǒng)包括協(xié)處理器以及與所述協(xié)處理器連接的內(nèi)存； 所述將所述功能編號(hào)寫入所述協(xié)處理器系統(tǒng)中的步驟具體為 將所述功能編號(hào)寫入所述協(xié)處理器的寄存器中或者寫入所述內(nèi)存中； 所述將執(zhí)行所述功能指令需要的數(shù)據(jù)寫入所述協(xié)處理器系統(tǒng)中的步驟具體為 將執(zhí)行所述功能指令需要的數(shù)據(jù)寫入所述協(xié)處理器的寄存器中或者寫入所述內(nèi)
存中； 所述將所述數(shù)據(jù)的地址寫入所述協(xié)處理器系統(tǒng)中的步驟具體為 將所述數(shù)據(jù)的地址寫入?yún)f(xié)處理器的寄存器中或者寫入所述內(nèi)存中。 另一方面，提供一種協(xié)處理器系統(tǒng)和主處理器的通信方法，包括 接收主控處理器發(fā)送的功能指令時(shí)，接收所述主控處理器的執(zhí)行所述功能指令的
中斷信號(hào)； 在所述協(xié)處理器系統(tǒng)中獲取所述功能指令對(duì)應(yīng)的功能編號(hào)； 在所述協(xié)處理器系統(tǒng)中獲取執(zhí)行所述功能指令需要的數(shù)據(jù)； 根據(jù)所述數(shù)據(jù)，執(zhí)行所述功能編號(hào)對(duì)應(yīng)的功能指令。 在所述協(xié)處理器系統(tǒng)中獲取執(zhí)行所述功能指令需要的數(shù)據(jù)的步驟之前，還包括 在所述協(xié)處理器系統(tǒng)中獲取所述功能編號(hào)對(duì)應(yīng)的數(shù)據(jù)地址； 在所述協(xié)處理器系統(tǒng)中獲取執(zhí)行所述功能指令需要的數(shù)據(jù)的步驟具體為 根據(jù)所述數(shù)據(jù)地址，在所述協(xié)處理器系統(tǒng)中獲取執(zhí)行所述功能指令需要的數(shù)據(jù)。 所述協(xié)處理器系統(tǒng)包括協(xié)處理器以及與所述協(xié)處理器連接的內(nèi)存； 所述在所述協(xié)處理器系統(tǒng)中獲取所述功能指令對(duì)應(yīng)的功能編號(hào)的步驟具體為 在所述協(xié)處理器的寄存器中或者內(nèi)存中獲取所述功能指令對(duì)應(yīng)的功能編號(hào)； 所述在所述協(xié)處理器系統(tǒng)中獲取所述功能編號(hào)對(duì)應(yīng)的數(shù)據(jù)地址的步驟具體為 在所述協(xié)處理器的寄存器中或者內(nèi)存中獲取所述功能編號(hào)對(duì)應(yīng)的數(shù)據(jù)地址； 所述在所述協(xié)處理器系統(tǒng)中獲取執(zhí)行所述功能指令需要的數(shù)據(jù)的步驟具體為 在所述協(xié)處理器的寄存器中或者內(nèi)存中獲取執(zhí)行所述功能指令需要的數(shù)據(jù)。 另一方面，提供一種主控處理器，包括 時(shí)鐘設(shè)置單元，用于向協(xié)處理器系統(tǒng)發(fā)送功能指令時(shí)，將所述主控處理器的時(shí)鐘 設(shè)置為與所述協(xié)處理器系統(tǒng)的頻率相匹配； 中斷設(shè)置單元，用于將所述主控處理器的中斷觸發(fā)方式設(shè)置為與所述協(xié)處理器系 統(tǒng)的中斷信號(hào)給出方式相匹配；
6
查找單元，用于查找所述功能指令對(duì)應(yīng)的功能編號(hào)； 第一寫入單元，用于將所述功能編號(hào)寫入所述協(xié)處理器系統(tǒng)中； 第二寫入單元，用于將執(zhí)行所述功能指令需要的數(shù)據(jù)寫入所述協(xié)處理器系統(tǒng)中； 發(fā)送單元，用于向所述協(xié)處理器系統(tǒng)發(fā)送執(zhí)行所述功能指令的中斷信號(hào)； 另一方面，提供一種協(xié)處理器系統(tǒng)，包括協(xié)處理器和與所述協(xié)處理器連接的內(nèi)存，
所述協(xié)處理器包括 接收單元，用于接收主控處理器發(fā)送的功能指令時(shí)，接收所述主控處理器的執(zhí)行 所述功能指令的中斷信號(hào)；第一獲取單元，在所述協(xié)處理器系統(tǒng)中獲取所述功能指令對(duì)應(yīng) 的功能編號(hào)； 第二獲取單元，在所述協(xié)處理器系統(tǒng)中獲取執(zhí)行所述功能指令需要的數(shù)據(jù)； 執(zhí)行單元，用于根據(jù)所述數(shù)據(jù)，執(zhí)行所述功能編號(hào)對(duì)應(yīng)的功能指令。 另一方面，提供一種協(xié)處理器系統(tǒng)和主處理器的通信方法，包括 向主控處理器系統(tǒng)發(fā)送功能指令時(shí)，配置所述協(xié)處理器系統(tǒng)的中斷信號(hào)給出方
式； 查找所述功能指令對(duì)應(yīng)的功能編號(hào)； 將所述功能編號(hào)寫入所述協(xié)處理器系統(tǒng)中； 將執(zhí)行所述功能指令需要的數(shù)據(jù)寫入所述協(xié)處理器系統(tǒng)中； 通過中斷線向所述主控處理器系統(tǒng)發(fā)送執(zhí)行所述功能指令的中斷信號(hào)。 另一方面，提供一種主控處理器和協(xié)處理器系統(tǒng)的通信方法，包括 接收協(xié)處理器發(fā)送的功能指令時(shí)，通過中斷線從所述協(xié)處理器接收?qǐng)?zhí)行所述功能
指令的中斷信號(hào)； 在所述協(xié)處理器系統(tǒng)中獲取所述功能指令對(duì)應(yīng)的功能編號(hào)；
在所述協(xié)處理器系統(tǒng)中獲取執(zhí)行所述功能指令需要的數(shù)據(jù)；
根據(jù)所述數(shù)據(jù)，執(zhí)行所述功能編號(hào)對(duì)應(yīng)的功能指令。 另一方面，提供一種協(xié)處理器系統(tǒng)，包括協(xié)處理器和與所述協(xié)處理器連接的內(nèi)存， 所述協(xié)處理器包括 配置單元，用于向主控處理器系統(tǒng)發(fā)送功能指令時(shí)，配置所述協(xié)處理器系統(tǒng)的中 斷信號(hào)給出方式； 查找單元，用于查找所述功能指令對(duì)應(yīng)的功能編號(hào)； 第一寫入單元，用于將所述功能編號(hào)寫入所述協(xié)處理器系統(tǒng)中； 第二寫入單元，用于將執(zhí)行所述功能指令需要的數(shù)據(jù)寫入所述協(xié)處理器系統(tǒng)中； 發(fā)送單元，用于通過中斷線向所述主控處理器系統(tǒng)發(fā)送執(zhí)行所述功能指令的中斷信號(hào)。
另一方面，提供一種主控處理器，包括 接收單元，用于接收協(xié)處理器系統(tǒng)發(fā)送的功能指令時(shí)，通過中斷線從所述協(xié)處理 器系統(tǒng)接收?qǐng)?zhí)行所述功能指令的中斷信號(hào)； 第一獲取單元，用于在所述協(xié)處理器系統(tǒng)中獲取所述功能指令對(duì)應(yīng)的功能編號(hào)；
第二獲取單元，用于在所述協(xié)處理器系統(tǒng)中獲取執(zhí)行所述功能指令需要的數(shù)據(jù)；
執(zhí)行單元，用于根據(jù)所述數(shù)據(jù)，執(zhí)行所述功能編號(hào)對(duì)應(yīng)的功能指令。
7
本發(fā)明的實(shí)施例具有以下有益效果 上述方案中，主控處理器與協(xié)處理器系統(tǒng)進(jìn)行通信方法時(shí)，向協(xié)處理器系統(tǒng)發(fā)送 功能指令時(shí)，查找所述功能指令對(duì)應(yīng)的功能編號(hào)；將所述功能編號(hào)寫入所述協(xié)處理器系統(tǒng) 中；將執(zhí)行所述功能指令需要的數(shù)據(jù)寫入所述協(xié)處理器系統(tǒng)中；向所述協(xié)處理器系統(tǒng)發(fā)送 中斷信號(hào)。主控處理器不需要與雙口 RAM連接，而通過在協(xié)處理器系統(tǒng)中寫入功能指令對(duì) 應(yīng)的功能編號(hào)以及執(zhí)行所述功能指令需要的數(shù)據(jù)，完成與協(xié)處理器系統(tǒng)的通信。協(xié)處理器 系統(tǒng)與主控處理器進(jìn)行通信方法時(shí)，接收主控處理器發(fā)送的功能指令時(shí)，接收所述主控處 理器的中斷信號(hào)；在所述協(xié)處理器系統(tǒng)中獲取所述功能指令對(duì)應(yīng)的功能編號(hào)；在所述協(xié)處 理器系統(tǒng)中獲取執(zhí)行所述功能指令需要的數(shù)據(jù)；根據(jù)所述數(shù)據(jù)，執(zhí)行所述功能編號(hào)對(duì)應(yīng)的 功能指令。協(xié)處理器系統(tǒng)不需要與雙口 RAM連接，而通過在協(xié)處理器系統(tǒng)中獲取功能指令 對(duì)應(yīng)的功能編號(hào)以及執(zhí)行所述功能指令需要的數(shù)據(jù)，完成與主控處理器系統(tǒng)的通信，因此， 連接結(jié)構(gòu)比較簡(jiǎn)單。


圖1為現(xiàn)有技術(shù)中主控處理器和協(xié)處理器采用雙口 Ram進(jìn)行通信的結(jié)構(gòu)示意圖； 圖2為本發(fā)明所述的主控處理器通信方法的一實(shí)施例的流程示意圖； 圖3為本發(fā)明所述的主控處理器通信方法的另一實(shí)施例的流程示意圖； 圖4本發(fā)明所述的協(xié)處理器系統(tǒng)通信方法的一實(shí)施例的流程示意圖； 圖5為本發(fā)明所述的協(xié)處理器系統(tǒng)通信方法的另一實(shí)施例的流程示意圖； 圖6為本發(fā)明所述的主控處理器的一實(shí)施例的結(jié)構(gòu)示意圖； 圖7為本發(fā)明所述的主控處理器的另一實(shí)施例的結(jié)構(gòu)示意圖； 圖8為本發(fā)明所述的協(xié)處理器系統(tǒng)的一實(shí)施例的結(jié)構(gòu)示意圖； 圖9為本發(fā)明所述的協(xié)處理器系統(tǒng)的另一實(shí)施例的結(jié)構(gòu)示意圖； 圖10為本發(fā)明所述的處理器系統(tǒng)的一實(shí)施例的結(jié)構(gòu)示意圖； 圖11為本發(fā)明所述的協(xié)處理器系統(tǒng)通信方法的一實(shí)施例的流程示意圖； 圖12為本發(fā)明所述的協(xié)處理器系統(tǒng)通信方法的另一實(shí)施例的流程示意圖； 圖13為本發(fā)明所述的主控處理器通信方法的一實(shí)施例的流程示意圖； 圖14為本發(fā)明所述的協(xié)處理器系統(tǒng)的一實(shí)施例的結(jié)構(gòu)示意圖； 圖15為本發(fā)明所述的協(xié)處理器系統(tǒng)的另一實(shí)施例的結(jié)構(gòu)示意圖； 圖16所示為本發(fā)明所述的主控處理器的一實(shí)施例的結(jié)構(gòu)示意圖； 圖17為本發(fā)明所述的處理器系統(tǒng)的一實(shí)施例的結(jié)構(gòu)示意圖； 圖18為本發(fā)明所述的處理器系統(tǒng)的應(yīng)用場(chǎng)景； 圖19為本發(fā)明所述的處理器系統(tǒng)的另一應(yīng)用場(chǎng)景； 圖20為處理器系統(tǒng)初始化階段的流程示意圖； 圖21為主控處理器主動(dòng)與協(xié)處理器通信的一應(yīng)用場(chǎng)景； 圖22為協(xié)處理器主動(dòng)與主控處理器通信的另一應(yīng)用場(chǎng)景。
具體實(shí)施例方式
為使本發(fā)明的實(shí)施例要解決的技術(shù)問題、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合附圖及具體實(shí)施例進(jìn)行詳細(xì)描述。 本發(fā)明的實(shí)施例針對(duì)現(xiàn)有技術(shù)中主控處理器和協(xié)處理器之間通信時(shí)連接結(jié)構(gòu)比 較復(fù)雜的問題，提供一種主控處理器和協(xié)處理器系統(tǒng)的通信方法、裝置和處理器系統(tǒng)。
如圖2所示，為本發(fā)明所述的主控處理器通信方法的一實(shí)施例的流程示意圖，用 于主控處理器主動(dòng)與協(xié)處理器系統(tǒng)進(jìn)行通信的情況。所述方法包括 步驟21，向協(xié)處理器系統(tǒng)發(fā)送功能指令時(shí)，查找所述功能指令對(duì)應(yīng)的功能編號(hào)； 步驟22，將所述功能編號(hào)寫入所述協(xié)處理器系統(tǒng)中； 步驟23，將執(zhí)行所述功能指令需要的數(shù)據(jù)寫入所述協(xié)處理器系統(tǒng)中； 步驟24，向所述協(xié)處理器系統(tǒng)發(fā)送執(zhí)行所述功能指令的中斷信號(hào)。 上述方案中，主控處理器與協(xié)處理器系統(tǒng)進(jìn)行通信方法時(shí)，主控處理器不需要與
雙口 RAM連接，而通過在協(xié)處理器系統(tǒng)中寫入功能指令對(duì)應(yīng)的功能編號(hào)以及執(zhí)行所述功能
指令需要的數(shù)據(jù)，完成與協(xié)處理器系統(tǒng)的通信，因此，連接結(jié)構(gòu)比較簡(jiǎn)單。 如圖3所示，為本發(fā)明所述的主控處理器通信方法的另一實(shí)施例的流程示意圖。
所述協(xié)處理器系統(tǒng)包括協(xié)處理器以及與所述協(xié)處理器連接的內(nèi)存；所述方法包括 步驟31，將所述主控處理器的時(shí)鐘設(shè)置為與所述協(xié)處理器系統(tǒng)的頻率相匹配。 步驟32，將所述主控處理器的中斷觸發(fā)方式設(shè)置為與所述協(xié)處理器系統(tǒng)的中斷信
號(hào)給出方式相匹配。 步驟33，向協(xié)處理器系統(tǒng)發(fā)送功能指令時(shí)，查找所述功能指令對(duì)應(yīng)的功能編號(hào)。
步驟34，將所述功能編號(hào)寫入所述協(xié)處理器系統(tǒng)中；步驟34具體為將所述功能
編號(hào)寫入所述協(xié)處理器的寄存器中或者寫入內(nèi)存中。 步驟35，將執(zhí)行所述功能指令需要的數(shù)據(jù)寫入所述協(xié)處理器系統(tǒng)中；步驟35具體 為將執(zhí)行所述功能指令需要的數(shù)據(jù)寫入?yún)f(xié)處理器的寄存器中或者寫入內(nèi)存中。
步驟36，將所述數(shù)據(jù)的地址寫入所述協(xié)處理器系統(tǒng)中；步驟36具體為將所述數(shù)
據(jù)的地址寫入?yún)f(xié)處理器的寄存器中或者寫入內(nèi)存中。 步驟37，向所述協(xié)處理器系統(tǒng)發(fā)送執(zhí)行所述功能指令的中斷信號(hào)。步驟37具體 為通過中斷線向所述協(xié)處理器系統(tǒng)發(fā)送執(zhí)行所述功能指令的中斷信號(hào)；或者通過配置所 述協(xié)處理器系統(tǒng)的寄存器，向所述協(xié)處理器系統(tǒng)發(fā)送執(zhí)行所述功能指令的中斷信號(hào)。
如圖4所示，為本發(fā)明所述的協(xié)處理器系統(tǒng)通信方法的一實(shí)施例的流程示意圖， 用于協(xié)處理器系統(tǒng)被動(dòng)與主控處理器通信的情況，所述方法包括 步驟41，接收主控處理器發(fā)送的功能指令時(shí)，接收所述主控處理器的執(zhí)行所述功 能指令的中斷信號(hào)； 步驟42，在所述協(xié)處理器系統(tǒng)中獲取所述功能指令對(duì)應(yīng)的功能編號(hào)；
步驟43，在所述協(xié)處理器系統(tǒng)中獲取執(zhí)行所述功能指令需要的數(shù)據(jù)；
步驟44，根據(jù)所述數(shù)據(jù)，執(zhí)行所述功能編號(hào)對(duì)應(yīng)的功能指令。 上述方案中，協(xié)處理器系統(tǒng)與主控處理器進(jìn)行通信方法時(shí)，協(xié)處理器系統(tǒng)不需要
與雙口 RAM連接，而通過在協(xié)處理器系統(tǒng)中獲取功能指令對(duì)應(yīng)的功能編號(hào)以及執(zhí)行所述功
能指令需要的數(shù)據(jù)，完成與主控處理器系統(tǒng)的通信，因此，連接結(jié)構(gòu)比較簡(jiǎn)單。 如圖5所示，為本發(fā)明所述的協(xié)處理器系統(tǒng)通信方法的另一實(shí)施例的流程示意
圖。所述協(xié)處理器系統(tǒng)包括協(xié)處理器以及與所述協(xié)處理器連接的內(nèi)存。所述方法包括
步驟51，接收主控處理器發(fā)送的功能指令時(shí)，接收所述主控處理器的執(zhí)行所述功 能指令的中斷信號(hào)。 步驟52，在所述協(xié)處理器系統(tǒng)中獲取所述功能指令對(duì)應(yīng)的功能編號(hào)；步驟52具體
為在所述協(xié)處理器的寄存器中或者內(nèi)存中獲取所述功能指令對(duì)應(yīng)的功能編號(hào)。 步驟53，在所述協(xié)處理器系統(tǒng)中獲取所述功能編號(hào)對(duì)應(yīng)的數(shù)據(jù)地址；步驟53具體
為在所述協(xié)處理器的寄存器中或者內(nèi)存中獲取所述功能編號(hào)對(duì)應(yīng)的數(shù)據(jù)地址。 步驟54，根據(jù)所述數(shù)據(jù)地址，在所述協(xié)處理器系統(tǒng)中獲取執(zhí)行所述功能指令需要
的數(shù)據(jù)；步驟54具體為在所述協(xié)處理器的寄存器中或者內(nèi)存中獲取執(zhí)行所述功能指令需
要的數(shù)據(jù)。 步驟55，根據(jù)所述數(shù)據(jù)，執(zhí)行所述功能編號(hào)對(duì)應(yīng)的功能指令。
如圖6所示，為本發(fā)明所述的主控處理器6的一實(shí)施例的結(jié)構(gòu)示意圖，包括
查找單元61，用于向協(xié)處理器系統(tǒng)發(fā)送功能指令時(shí)，查找所述功能指令對(duì)應(yīng)的功 能編號(hào)； 第一寫入單元62，用于將所述功能編號(hào)寫入所述協(xié)處理器系統(tǒng)中； 第二寫入單元63，用于將執(zhí)行所述功能指令需要的數(shù)據(jù)寫入所述協(xié)處理器系統(tǒng)
中； 發(fā)送單元64，用于向所述協(xié)處理器系統(tǒng)發(fā)送執(zhí)行所述功能指令的中斷信號(hào)。 上述方案中，主控處理器與協(xié)處理器系統(tǒng)進(jìn)行通信方法時(shí)，主控處理器不需要與
雙口 RAM連接，而通過在協(xié)處理器系統(tǒng)中寫入功能指令對(duì)應(yīng)的功能編號(hào)以及執(zhí)行所述功能
指令需要的數(shù)據(jù)，完成與協(xié)處理器系統(tǒng)的通信，因此，連接結(jié)構(gòu)比較簡(jiǎn)單。 如圖7所示，為本發(fā)明所述的主控處理器6的另一實(shí)施例的結(jié)構(gòu)示意圖，還包括 第三寫入單元65，用于將所述數(shù)據(jù)的地址寫入所述協(xié)處理器系統(tǒng)中。 時(shí)鐘設(shè)置單元66，用于將所述主控處理器的時(shí)鐘設(shè)置為與所述協(xié)處理器系統(tǒng)的頻
率相匹配； 中斷設(shè)置單元67，用于將所述主控處理器的中斷觸發(fā)方式設(shè)置為與所述協(xié)處理器 系統(tǒng)的中斷信號(hào)給出方式相匹配。 如圖8所示，為本發(fā)明所述的協(xié)處理器系統(tǒng)8的一實(shí)施例的結(jié)構(gòu)示意圖，協(xié)處理器 系統(tǒng)8包括協(xié)處理器81和與所述協(xié)處理器連接的內(nèi)存82，所述協(xié)處理器81包括
接收單元811，用于接收主控處理器發(fā)送的功能指令時(shí)，接收所述主控處理器的執(zhí) 行所述功能指令的中斷信號(hào)； 第一獲取單元812，在所述協(xié)處理器系統(tǒng)中獲取所述功能指令對(duì)應(yīng)的功能編號(hào)； 第二獲取單元813，在所述協(xié)處理器系統(tǒng)中獲取執(zhí)行所述功能指令需要的數(shù)據(jù)； 執(zhí)行單元814，用于根據(jù)所述數(shù)據(jù)，執(zhí)行所述功能編號(hào)對(duì)應(yīng)的功能指令。 上述方案中，協(xié)處理器系統(tǒng)與主控處理器進(jìn)行通信方法時(shí)，協(xié)處理器系統(tǒng)不需要
與雙口 RAM連接，而通過在協(xié)處理器系統(tǒng)中獲取功能指令對(duì)應(yīng)的功能編號(hào)以及執(zhí)行所述功
能指令需要的數(shù)據(jù)，完成與主控處理器系統(tǒng)的通信，因此，連接結(jié)構(gòu)比較簡(jiǎn)單。 如圖9所示，為本發(fā)明所述的協(xié)處理器系統(tǒng)的另一實(shí)施例的結(jié)構(gòu)示意圖，協(xié)處理
器81還包括第三獲取單元815，在所述協(xié)處理器系統(tǒng)中獲取所述功能編號(hào)對(duì)應(yīng)的數(shù)據(jù)地
址；
10
所述第二獲取單元813具體為根據(jù)所述數(shù)據(jù)地址，在所述協(xié)處理器系統(tǒng)中獲取 執(zhí)行所述功能指令需要的數(shù)據(jù)。 如圖10所示，為本發(fā)明所述的處理器系統(tǒng)1的一實(shí)施例的結(jié)構(gòu)示意圖，包括主控 處理器6以及與所述主控處理器6連接的協(xié)處理器系統(tǒng)8， 所述主控處理器6包括查找單元61，用于向協(xié)處理器系統(tǒng)發(fā)送功能指令時(shí)，查 找所述功能指令對(duì)應(yīng)的功能編號(hào)；第一寫入單元62，用于將所述功能編號(hào)寫入所述協(xié)處理 器系統(tǒng)中；第二寫入單元63，用于將執(zhí)行所述功能指令需要的數(shù)據(jù)寫入所述協(xié)處理器系統(tǒng) 中；發(fā)送單元64，向所述協(xié)處理器系統(tǒng)發(fā)送執(zhí)行所述功能指令的中斷信號(hào)；
所述協(xié)處理器系統(tǒng)8包括協(xié)處理器81和與所述協(xié)處理器連接的內(nèi)存82，所述協(xié)處 理器81包括接收單元811，用于接收主控處理器發(fā)送的功能指令時(shí)，接收所述主控處理器 的執(zhí)行所述功能指令的中斷信號(hào)；第一獲取單元812，在所述協(xié)處理器系統(tǒng)中獲取所述功 能指令對(duì)應(yīng)的功能編號(hào)；第二獲取單元813，在所述協(xié)處理器系統(tǒng)中獲取執(zhí)行所述功能指 令需要的數(shù)據(jù)；執(zhí)行單元814，用于根據(jù)所述數(shù)據(jù)，執(zhí)行所述功能編號(hào)對(duì)應(yīng)的功能指令。
上述方案中，主控處理器與協(xié)處理器系統(tǒng)進(jìn)行通信方法時(shí)，主控處理器不需要與 雙口 RAM連接，而通過在協(xié)處理器系統(tǒng)中寫入功能指令對(duì)應(yīng)的功能編號(hào)以及執(zhí)行所述功能 指令需要的數(shù)據(jù)，完成與協(xié)處理器系統(tǒng)的通信。協(xié)處理器系統(tǒng)與主控處理器進(jìn)行通信方法 時(shí)協(xié)處理器系統(tǒng)不需要與雙口 RAM連接，而通過在協(xié)處理器系統(tǒng)中獲取功能指令對(duì)應(yīng)的功 能編號(hào)以及執(zhí)行所述功能指令需要的數(shù)據(jù)，完成與主控處理器系統(tǒng)的通信，因此，連接結(jié)構(gòu) 比較簡(jiǎn)單。 如圖11所示，為本發(fā)明所述的協(xié)處理器系統(tǒng)通信方法的一實(shí)施例的流程示意圖， 用于協(xié)處理器主動(dòng)與主控處理器通信的情況，所述方法包括 步驟111，向主控處理器系統(tǒng)發(fā)送功能指令時(shí)，查找所述功能指令對(duì)應(yīng)的功能編 號(hào)； 步驟112，將所述功能編號(hào)寫入所述協(xié)處理器系統(tǒng)中； 步驟113，將執(zhí)行所述功能指令需要的數(shù)據(jù)寫入所述協(xié)處理器系統(tǒng)中； 步驟114，通過中斷線向所述主控處理器系統(tǒng)發(fā)送執(zhí)行所述功能指令的中斷信號(hào)。 上述方案中，協(xié)處理器系統(tǒng)與主控處理器進(jìn)行通信方法時(shí)，協(xié)處理器系統(tǒng)不需要
與雙口 RAM連接，而通過在協(xié)處理器系統(tǒng)中寫入功能指令對(duì)應(yīng)的功能編號(hào)以及執(zhí)行所述功
能指令需要的數(shù)據(jù)，完成與主控處理器系統(tǒng)的通信，因此，連接結(jié)構(gòu)比較簡(jiǎn)單。 如圖12所示，為本發(fā)明所述的協(xié)處理器系統(tǒng)通信方法的另一實(shí)施例的流程示意
圖，包括 步驟121，配置所述協(xié)處理器系統(tǒng)的中斷信號(hào)給出方式。 步驟122，向主控處理器系統(tǒng)發(fā)送功能指令時(shí)，查找所述功能指令對(duì)應(yīng)的功能編 號(hào)； 步驟123，將所述功能編號(hào)寫入所述協(xié)處理器系統(tǒng)中； 步驟124，將執(zhí)行所述功能指令需要的數(shù)據(jù)寫入所述協(xié)處理器系統(tǒng)中； 步驟125，通過中斷線向所述主控處理器系統(tǒng)發(fā)送執(zhí)行所述功能指令的中斷信號(hào)。 如圖13所示，為本發(fā)明所述的主控處理器和協(xié)處理器系統(tǒng)的通信方法的一實(shí)施
例的流程示意圖，用于主控處理器被動(dòng)與協(xié)處理器通信的情況，所述方法包括
步驟131，接收協(xié)處理器發(fā)送的功能指令時(shí)，通過中斷線從所述協(xié)處理器接收?qǐng)?zhí)行 所述功能指令的中斷信號(hào)； 步驟132，在所述協(xié)處理器系統(tǒng)中獲取所述功能指令對(duì)應(yīng)的功能編號(hào)；
步驟133，在所述協(xié)處理器系統(tǒng)中獲取執(zhí)行所述功能指令需要的數(shù)據(jù)；
步驟134，根據(jù)所述數(shù)據(jù)，執(zhí)行所述功能編號(hào)對(duì)應(yīng)的功能指令。 上述方案中，主控處理器與協(xié)處理器系統(tǒng)進(jìn)行通信方法時(shí)，主控處理器不需要與
雙口 RAM連接，而通過在協(xié)處理器系統(tǒng)中獲取功能指令對(duì)應(yīng)的功能編號(hào)以及執(zhí)行所述功能
指令需要的數(shù)據(jù)，完成與協(xié)處理器系統(tǒng)的通信，因此，連接結(jié)構(gòu)比較簡(jiǎn)單。 如圖14所示，為本發(fā)明所述的協(xié)處理器系統(tǒng)14的一實(shí)施例的結(jié)構(gòu)示意圖，協(xié)處理
器系統(tǒng)14包括協(xié)處理器141和與所述協(xié)處理器連接的內(nèi)存142，所述協(xié)處理器141包括 查找單元1411，用于向主控處理器系統(tǒng)發(fā)送功能指令時(shí)，查找所述功能指令對(duì)應(yīng)
的功能編號(hào)； 第一寫入單元1412，用于將所述功能編號(hào)寫入所述協(xié)處理器系統(tǒng)中； 第二寫入單元1413，用于將執(zhí)行所述功能指令需要的數(shù)據(jù)寫入所述協(xié)處理器系統(tǒng)
中； 發(fā)送單元1414，用于通過中斷線向所述主控處理器系統(tǒng)發(fā)送執(zhí)行所述功能指令的 中斷信號(hào)。 上述方案中，協(xié)處理器系統(tǒng)與主控處理器進(jìn)行通信方法時(shí)，協(xié)處理器系統(tǒng)不需要
與雙口 RAM連接，而通過在協(xié)處理器系統(tǒng)中寫入功能指令對(duì)應(yīng)的功能編號(hào)以及執(zhí)行所述功
能指令需要的數(shù)據(jù)，完成與主控處理器系統(tǒng)的通信，因此，連接結(jié)構(gòu)比較簡(jiǎn)單。 如圖15所示，為本發(fā)明所述的協(xié)處理器系統(tǒng)14的另一實(shí)施例的結(jié)構(gòu)示意圖，協(xié)處
理器141還包括配置單元1415，用于配置所述協(xié)處理器系統(tǒng)的中斷信號(hào)給出方式。 如圖16所示，為本發(fā)明所述的一種主控處理器16的一實(shí)施例的結(jié)構(gòu)示意圖，包
括 接收單元161，用于接收協(xié)處理器系統(tǒng)發(fā)送的功能指令時(shí)，通過中斷線從所述協(xié)處 理器系統(tǒng)接收?qǐng)?zhí)行所述功能指令的中斷信號(hào)； 第一獲取單元162，用于在所述協(xié)處理器系統(tǒng)中獲取所述功能指令對(duì)應(yīng)的功能編 號(hào)； 第二獲取單元163，用于在所述協(xié)處理器系統(tǒng)中獲取執(zhí)行所述功能指令需要的數(shù) 據(jù)； 執(zhí)行單元164，用于根據(jù)所述數(shù)據(jù)，執(zhí)行所述功能編號(hào)對(duì)應(yīng)的功能指令。 上述方案中，主控處理器與協(xié)處理器系統(tǒng)進(jìn)行通信方法時(shí)，主控處理器不需要與
雙口 RAM連接，而通過在協(xié)處理器系統(tǒng)中獲取功能指令對(duì)應(yīng)的功能編號(hào)以及執(zhí)行所述功能
指令需要的數(shù)據(jù)，完成與協(xié)處理器系統(tǒng)的通信，因此，連接結(jié)構(gòu)比較簡(jiǎn)單。 如圖17所示，為本發(fā)明所述的處理器系統(tǒng)10的一實(shí)施例的結(jié)構(gòu)示意圖，包括主
控處理器16以及與所述主控處理器連接的協(xié)處理器系統(tǒng)14， 所述協(xié)處理器14包括協(xié)處理器141和與所述協(xié)處理器連接的內(nèi)存142，所述協(xié)處 理器141包括查找單元1411，用于向主控處理器系統(tǒng)發(fā)送功能指令時(shí)，查找所述功能指令 對(duì)應(yīng)的功能編號(hào)；第一寫入單元1412，用于將所述功能編號(hào)寫入所述協(xié)處理器系統(tǒng)中；第二寫入單元1413，用于將執(zhí)行所述功能指令需要的數(shù)據(jù)寫入所述協(xié)處理器系統(tǒng)中；發(fā)送單
元1414，用于通過中斷線向所述主控處理器系統(tǒng)發(fā)送執(zhí)行所述功能指令的中斷信號(hào)； 所述主控處理器16包括接收單元161，用于接收協(xié)處理器系統(tǒng)發(fā)送的功能指 令時(shí)，通過中斷線從所述協(xié)處理器系統(tǒng)接收?qǐng)?zhí)行所述功能指令的中斷信號(hào)；第一獲取單元 162，用于在所述協(xié)處理器系統(tǒng)中獲取所述功能指令對(duì)應(yīng)的功能編號(hào)；第二獲取單元163， 用于在所述協(xié)處理器系統(tǒng)中獲取執(zhí)行所述功能指令需要的數(shù)據(jù)；執(zhí)行單元164，用于根據(jù) 所述數(shù)據(jù)，執(zhí)行所述功能編號(hào)對(duì)應(yīng)的功能指令。 上述方案中，上述方案中，協(xié)處理器系統(tǒng)與主控處理器進(jìn)行通信方法時(shí)，協(xié)處理器 系統(tǒng)不需要與雙口 RAM連接，而通過在協(xié)處理器系統(tǒng)中寫入功能指令對(duì)應(yīng)的功能編號(hào)以及 執(zhí)行所述功能指令需要的數(shù)據(jù)，完成與主控處理器系統(tǒng)的通信。主控處理器與協(xié)處理器系 統(tǒng)進(jìn)行通信方法時(shí)，主控處理器不需要與雙口 RAM連接，而通過在協(xié)處理器系統(tǒng)中獲取功 能指令對(duì)應(yīng)的功能編號(hào)以及執(zhí)行所述功能指令需要的數(shù)據(jù)，完成與協(xié)處理器系統(tǒng)的通信， 因此，連接結(jié)構(gòu)比較簡(jiǎn)單。 以下描述本發(fā)明所述的主控處理器和協(xié)處理器系統(tǒng)之間進(jìn)行通信的應(yīng)用場(chǎng)景。如 圖18所示，處理器系統(tǒng)由主控處理器、協(xié)處理器、主控處理器內(nèi)存、協(xié)處理器內(nèi)存組成。主 控處理器與協(xié)處理器之間由兩組線連接， 一組線是數(shù)據(jù)線，另一組線只有一條，是MIS0中 斷信號(hào)線。 如圖19所示，為處理器系統(tǒng)的另一實(shí)施例。與圖18不同的是，主控處理器與協(xié)處 理器之間的中斷線有兩條， 一條是MIS0中斷信號(hào)線，另外一條是M0SI中斷信號(hào)線。
如圖20所示，為處理器系統(tǒng)初始化階段的流程示意圖，包括
步驟201，關(guān)閉主控處理器MIS0的中斷。 步驟202，配置主控處理器的時(shí)鐘，將其和協(xié)處理器的系統(tǒng)頻率匹配。 步驟203，配置數(shù)據(jù)線的訪問寄存器；該步驟中，在協(xié)處理器中保留了幾個(gè)寄存器
供通信時(shí)使用。 步驟204，通過通信單元配置協(xié)處理器的中斷信號(hào)給出方式；該步驟中，協(xié)處理器 內(nèi)部添加一個(gè)通信模塊，這個(gè)通信模塊的功能是給主控處理器提供一個(gè)訪問協(xié)處理器寄存 器和協(xié)處理器內(nèi)存的通道，也就是說主控處理器通過協(xié)處理器內(nèi)部的通信模塊就可以訪問 協(xié)處理器的內(nèi)存和寄存器。 步驟205，配置主控處理器的MISO中斷觸發(fā)方式，與協(xié)處理器的中斷信號(hào)給出方 式相匹配。 步驟206，打開主控處理器MIS0中斷。 如圖21所示，主控處理器主動(dòng)與協(xié)處理器通信的流程示意圖，包括 步驟211，主控處理器按照要實(shí)現(xiàn)的功能編號(hào)配置寄存器，配置相關(guān)數(shù)據(jù)的地址。 步驟212，主控處理器將執(zhí)行該功能需要的數(shù)據(jù)寫入到協(xié)處理器內(nèi)存中某段保留
的空間內(nèi)。 步驟213，主控處理器寫入?yún)f(xié)處理器中寄存器的通信相關(guān)的比特位。
步驟214，協(xié)處理器端接收到中斷。 步驟215，從寄存器中獲取編號(hào)，知道需要執(zhí)行什么功能，從自己的內(nèi)存中獲取執(zhí) 行該功能需要的數(shù)據(jù)。
步驟216，協(xié)處理器執(zhí)行該功能。 如圖22所示，協(xié)處理器主動(dòng)與主控處理器通信的流程示意圖，包括 步驟221，協(xié)處理器根據(jù)通信所需的數(shù)據(jù)，配置寄存器，往內(nèi)存中寫入數(shù)據(jù)。 步驟222，協(xié)處理器通過MIS0中斷線向主控處理器傳送中斷信號(hào)。 步驟223，主控處理器收到中斷，讀取寄存器和內(nèi)存，得到協(xié)處理器發(fā)送的功能編
號(hào)和數(shù)據(jù)地址。 步驟224，主控處理器執(zhí)行相關(guān)操作。 本發(fā)明相比傳統(tǒng)的利用雙口 ram通信的方式，節(jié)省了雙口 ram這樣的一個(gè)部件，也 節(jié)省了主控處理器的一個(gè)中斷管腳，并且通過協(xié)處理器中的幾個(gè)輔助寄存器，使得本發(fā)明 實(shí)現(xiàn)的通信更加靈活可靠。 本領(lǐng)域普通技術(shù)人員可以理解實(shí)現(xiàn)上述實(shí)施例方法中的全部或部分步驟是可以
通過程序來指令相關(guān)的硬件來完成，所述的程序可以存儲(chǔ)于一移動(dòng)終端的可讀取存儲(chǔ)介質(zhì)
中，該程序在執(zhí)行時(shí)，包括如上述方法實(shí)施例的步驟，所述的存儲(chǔ)介質(zhì)等。 以上所述是本發(fā)明的優(yōu)選實(shí)施方式，應(yīng)當(dāng)指出，對(duì)于本技術(shù)領(lǐng)域的普通技術(shù)人員
來說，在不脫離本發(fā)明所述原理的前提下，還可以作出若干改進(jìn)和潤飾，這些改進(jìn)和潤飾也
應(yīng)視為本發(fā)明的保護(hù)范圍。
1權(quán)利要求
一種主控處理器和協(xié)處理器系統(tǒng)的通信方法，其特征在于，包括向協(xié)處理器系統(tǒng)發(fā)送功能指令時(shí)，將主控處理器的時(shí)鐘設(shè)置為與所述協(xié)處理器系統(tǒng)的頻率相匹配；將所述主控處理器的中斷觸發(fā)方式設(shè)置為與所述協(xié)處理器系統(tǒng)的中斷信號(hào)給出方式相匹配；查找所述功能指令對(duì)應(yīng)的功能編號(hào)；將所述功能編號(hào)寫入?yún)f(xié)處理器系統(tǒng)中；將執(zhí)行所述功能指令需要的數(shù)據(jù)寫入所述協(xié)處理器系統(tǒng)中；向所述協(xié)處理器系統(tǒng)發(fā)送執(zhí)行所述功能指令的中斷信號(hào)。
2. 根據(jù)權(quán)利要求1所述的主控處理器和協(xié)處理器系統(tǒng)的通信方法，其特征在于，所述 向所述協(xié)處理器系統(tǒng)發(fā)送執(zhí)行所述功能指令的中斷信號(hào)的步驟具體為通過中斷線向所述協(xié)處理器系統(tǒng)發(fā)送執(zhí)行所述功能指令的中斷信號(hào)；或者 通過配置所述協(xié)處理器系統(tǒng)的寄存器，向所述協(xié)處理器系統(tǒng)發(fā)送執(zhí)行所述功能指令的 中斷信號(hào)。
3. 根據(jù)權(quán)利要求1所述的主控處理器和協(xié)處理器系統(tǒng)的通信方法，其特征在于， 所述協(xié)處理器系統(tǒng)包括協(xié)處理器以及與所述協(xié)處理器連接的內(nèi)存； 所述將所述功能編號(hào)寫入所述協(xié)處理器系統(tǒng)中的步驟具體為 將所述功能編號(hào)寫入所述協(xié)處理器的寄存器中或者寫入所述內(nèi)存中； 所述將執(zhí)行所述功能指令需要的數(shù)據(jù)寫入所述協(xié)處理器系統(tǒng)中的步驟具體為 將執(zhí)行所述功能指令需要的數(shù)據(jù)寫入所述協(xié)處理器的寄存器中或者寫入所述內(nèi)存中；所述將所述數(shù)據(jù)的地址寫入所述協(xié)處理器系統(tǒng)中的步驟具體為 將所述數(shù)據(jù)的地址寫入?yún)f(xié)處理器的寄存器中或者寫入所述內(nèi)存中。
4. 一種協(xié)處理器系統(tǒng)和主處理器的通信方法，其特征在于，包括接收主控處理器發(fā)送的功能指令時(shí)，接收所述主控處理器的執(zhí)行所述功能指令的中斷 信號(hào)；在所述協(xié)處理器系統(tǒng)中獲取所述功能指令對(duì)應(yīng)的功能編號(hào)； 在所述協(xié)處理器系統(tǒng)中獲取執(zhí)行所述功能指令需要的數(shù)據(jù)； 根據(jù)所述數(shù)據(jù)，執(zhí)行所述功能編號(hào)對(duì)應(yīng)的功能指令。
5. 根據(jù)權(quán)利要求4所述的協(xié)處理器系統(tǒng)和主處理器的通信方法，其特征在于，在所述 協(xié)處理器系統(tǒng)中獲取執(zhí)行所述功能指令需要的數(shù)據(jù)的步驟之前，還包括在所述協(xié)處理器系統(tǒng)中獲取所述功能編號(hào)對(duì)應(yīng)的數(shù)據(jù)地址； 在所述協(xié)處理器系統(tǒng)中獲取執(zhí)行所述功能指令需要的數(shù)據(jù)的步驟具體為 根據(jù)所述數(shù)據(jù)地址，在所述協(xié)處理器系統(tǒng)中獲取執(zhí)行所述功能指令需要的數(shù)據(jù)。
6. 根據(jù)權(quán)利要求5所述的協(xié)處理器系統(tǒng)和主處理器的通信方法，其特征在于， 所述協(xié)處理器系統(tǒng)包括協(xié)處理器以及與所述協(xié)處理器連接的內(nèi)存； 所述在所述協(xié)處理器系統(tǒng)中獲取所述功能指令對(duì)應(yīng)的功能編號(hào)的步驟具體為 在所述協(xié)處理器的寄存器中或者內(nèi)存中獲取所述功能指令對(duì)應(yīng)的功能編號(hào)； 所述在所述協(xié)處理器系統(tǒng)中獲取所述功能編號(hào)對(duì)應(yīng)的數(shù)據(jù)地址的步驟具體為在所述協(xié)處理器的寄存器中或者內(nèi)存中獲取所述功能編號(hào)對(duì)應(yīng)的數(shù)據(jù)地址； 所述在所述協(xié)處理器系統(tǒng)中獲取執(zhí)行所述功能指令需要的數(shù)據(jù)的步驟具體為 在所述協(xié)處理器的寄存器中或者內(nèi)存中獲取執(zhí)行所述功能指令需要的數(shù)據(jù)。
7. —種主控處理器，其特征在于，包括 時(shí)鐘設(shè)置單元，用于向協(xié)處理器系統(tǒng)發(fā)送功能指令時(shí)，將所述主控處理器的時(shí)鐘設(shè)置 為與所述協(xié)處理器系統(tǒng)的頻率相匹配；中斷設(shè)置單元，用于將所述主控處理器的中斷觸發(fā)方式設(shè)置為與所述協(xié)處理器系統(tǒng)的 中斷信號(hào)給出方式相匹配；查找單元，用于查找所述功能指令對(duì)應(yīng)的功能編號(hào)；第一寫入單元，用于將所述功能編號(hào)寫入所述協(xié)處理器系統(tǒng)中；第二寫入單元，用于將執(zhí)行所述功能指令需要的數(shù)據(jù)寫入所述協(xié)處理器系統(tǒng)中； 發(fā)送單元，用于向所述協(xié)處理器系統(tǒng)發(fā)送執(zhí)行所述功能指令的中斷信號(hào)。
8. —種協(xié)處理器系統(tǒng)，包括協(xié)處理器和與所述協(xié)處理器連接的內(nèi)存，其特征在于，所述 協(xié)處理器包括接收單元，用于接收主控處理器發(fā)送的功能指令時(shí)，接收所述主控處理器的執(zhí)行所述 功能指令的中斷信號(hào)；第一獲取單元，在所述協(xié)處理器系統(tǒng)中獲取所述功能指令對(duì)應(yīng)的功 能編號(hào)；第二獲取單元，在所述協(xié)處理器系統(tǒng)中獲取執(zhí)行所述功能指令需要的數(shù)據(jù)； 執(zhí)行單元，用于根據(jù)所述數(shù)據(jù)，執(zhí)行所述功能編號(hào)對(duì)應(yīng)的功能指令。
9. 一種協(xié)處理器系統(tǒng)和主處理器的通信方法，其特征在于，包括 向主控處理器系統(tǒng)發(fā)送功能指令時(shí)，配置所述協(xié)處理器系統(tǒng)的中斷信號(hào)給出方式； 查找所述功能指令對(duì)應(yīng)的功能編號(hào)； 將所述功能編號(hào)寫入所述協(xié)處理器系統(tǒng)中； 將執(zhí)行所述功能指令需要的數(shù)據(jù)寫入所述協(xié)處理器系統(tǒng)中； 通過中斷線向所述主控處理器系統(tǒng)發(fā)送執(zhí)行所述功能指令的中斷信號(hào)。
10. —種主控處理器和協(xié)處理器系統(tǒng)的通信方法，其特征在于，包括 接收協(xié)處理器發(fā)送的功能指令時(shí)，通過中斷線從所述協(xié)處理器接收?qǐng)?zhí)行所述功能指令的中斷信號(hào)；在所述協(xié)處理器系統(tǒng)中獲取所述功能指令對(duì)應(yīng)的功能編號(hào)； 在所述協(xié)處理器系統(tǒng)中獲取執(zhí)行所述功能指令需要的數(shù)據(jù)； 根據(jù)所述數(shù)據(jù)，執(zhí)行所述功能編號(hào)對(duì)應(yīng)的功能指令。
11. 一種協(xié)處理器系統(tǒng)，包括協(xié)處理器和與所述協(xié)處理器連接的內(nèi)存，其特征在于，所 述協(xié)處理器包括配置單元，用于向主控處理器系統(tǒng)發(fā)送功能指令時(shí)，配置所述協(xié)處理器系統(tǒng)的中斷信 號(hào)給出方式；查找單元，用于查找所述功能指令對(duì)應(yīng)的功能編號(hào)； 第一寫入單元，用于將所述功能編號(hào)寫入所述協(xié)處理器系統(tǒng)中；第二寫入單元，用于將執(zhí)行所述功能指令需要的數(shù)據(jù)寫入所述協(xié)處理器系統(tǒng)中； 發(fā)送單元，用于通過中斷線向所述主控處理器系統(tǒng)發(fā)送執(zhí)行所述功能指令的中斷信
12. —種主控處理器，其特征在于，包括接收單元，用于接收協(xié)處理器系統(tǒng)發(fā)送的功能指令時(shí)，通過中斷線從所述協(xié)處理器系 統(tǒng)接收?qǐng)?zhí)行所述功能指令的中斷信號(hào)；第一獲取單元，用于在所述協(xié)處理器系統(tǒng)中獲取所述功能指令對(duì)應(yīng)的功能編號(hào)； 第二獲取單元，用于在所述協(xié)處理器系統(tǒng)中獲取執(zhí)行所述功能指令需要的數(shù)據(jù)； 執(zhí)行單元，用于根據(jù)所述數(shù)據(jù)，執(zhí)行所述功能編號(hào)對(duì)應(yīng)的功能指令。
全文摘要
本發(fā)明提供一種主控處理器和協(xié)處理器系統(tǒng)的通信方法、裝置和處理器系統(tǒng)，涉及芯片設(shè)計(jì)領(lǐng)域，為解決主控處理器和協(xié)處理器系統(tǒng)之間通信時(shí)連接結(jié)構(gòu)比較復(fù)雜的技術(shù)問題而設(shè)計(jì)。所述主控處理器和協(xié)處理器系統(tǒng)的通信方法包括向協(xié)處理器系統(tǒng)發(fā)送功能指令時(shí)，查找所述功能指令對(duì)應(yīng)的功能編號(hào)；將所述功能編號(hào)寫入所述協(xié)處理器系統(tǒng)中；將執(zhí)行所述功能指令需要的數(shù)據(jù)寫入所述協(xié)處理器系統(tǒng)中；向所述協(xié)處理器系統(tǒng)發(fā)送中斷信號(hào)。本發(fā)明能夠簡(jiǎn)化主控處理器和協(xié)處理器系統(tǒng)之間通信時(shí)的連接結(jié)構(gòu)。
文檔編號(hào)G06F15/16GK101719115SQ200910236000
公開日2010年6月2日 申請(qǐng)日期2009年11月4日 優(yōu)先權(quán)日2009年11月4日
發(fā)明者凌明, 李棟梁, 艾國 申請(qǐng)人:北京中星微電子有限公司