專利名稱：一種基于幾何規(guī)劃的大規(guī)模集成電路回歸測(cè)試管理方法
一種基于幾何規(guī)劃的大規(guī)模集成電路回歸測(cè)試管理方法
背景技術(shù)：
本發(fā)明屬于大規(guī)模集成電路(VLSI)設(shè)計(jì)驗(yàn)證的電子設(shè)計(jì)自動(dòng)化(EDA)領(lǐng)域，特別涉及一種基于幾何規(guī)劃的回歸測(cè)試管理方法。
背景技術(shù)：
VLSI設(shè)計(jì)的驗(yàn)證工作對(duì)于保證芯片的功能正確性具有非常重要的意義，在VLSI 的設(shè)計(jì)過(guò)程中，回歸測(cè)試貫穿始終。VLSI設(shè)計(jì)一般以RTL代碼描述，當(dāng)RTL代碼進(jìn)行了少量改動(dòng)時(shí)，要重復(fù)運(yùn)行已有的全部測(cè)試以確保本次修改沒(méi)有引入設(shè)計(jì)錯(cuò)誤。對(duì)于復(fù)雜的、含多個(gè)RTL模塊的VLSI設(shè)計(jì)，多個(gè)驗(yàn)證人員參與回歸測(cè)試的編寫(xiě)，回歸測(cè)試較多，要達(dá)到100% 的功能覆蓋需要的回歸測(cè)試時(shí)間太長(zhǎng)，磁盤(pán)用量太大，超過(guò)了可用計(jì)算資源量。另一方面， 少量的RTL代碼改動(dòng)只局限于幾個(gè)甚至一個(gè)模塊，因此針對(duì)每個(gè)模塊的回歸測(cè)試的重要性是不同的，對(duì)相關(guān)的模塊進(jìn)行相對(duì)較高的功能覆蓋即可滿足測(cè)試要求。因此全局的測(cè)試管理方法尤為重要，能夠整體權(quán)衡功能覆蓋率指標(biāo)和可用的計(jì)算資源，并給出一個(gè)最優(yōu)的計(jì)算資源分配方案，能夠在總的計(jì)算時(shí)間受限和磁盤(pán)用量受限的條件下，得到最大的功能覆蓋率。目前的狀況是，缺乏全局的測(cè)試管理方法，無(wú)法對(duì)可用的計(jì)算資源進(jìn)行有效分配以達(dá)到最佳的測(cè)試效率，每次回歸測(cè)試均無(wú)法實(shí)現(xiàn)有針對(duì)性的高效的測(cè)試，單純以100%功能覆蓋率驅(qū)動(dòng)的回歸測(cè)試過(guò)程過(guò)于保守，浪費(fèi)了很多計(jì)算資源。

發(fā)明內(nèi)容
本發(fā)明針對(duì)上述缺點(diǎn)，將功能覆蓋率及磁盤(pán)用量建模為時(shí)間的冪函數(shù)，提出了基于幾何規(guī)劃方法實(shí)現(xiàn)計(jì)算資源最優(yōu)的分配方案，得到最大的功能覆蓋率，充分發(fā)揮計(jì)算資源的最大效能，減少了設(shè)計(jì)工作與驗(yàn)證工作的反復(fù)迭代，縮短產(chǎn)品開(kāi)發(fā)周期。本發(fā)明的方法實(shí)現(xiàn)步驟如下1)運(yùn)行各個(gè)回歸測(cè)試，收集功能覆蓋率，并將其建模為時(shí)間t的冪函數(shù)
^ =C/^ = 1,2,···，#)，其中系數(shù)Ci，Xi分別是正實(shí)數(shù)與實(shí)數(shù)，自然數(shù)N代表回歸測(cè)試的數(shù)目。2)同樣運(yùn)行各個(gè)回歸測(cè)試，收集磁盤(pán)用量信息，并也將其建模為時(shí)間t的冪函數(shù)疼=馬^^= 1,2，"-,#)，其中系數(shù) 71分別是正實(shí)數(shù)與實(shí)數(shù)，自然數(shù)N代表回歸測(cè)試的數(shù)目。3)當(dāng)對(duì)RTL代碼進(jìn)行少量改動(dòng)時(shí)，由設(shè)計(jì)人員提供一組加權(quán)參數(shù)β i(i = 1,2,'", N)，一般取作< 1，表示某模塊與本次RTL代碼改動(dòng)的相關(guān)程度。對(duì)于明顯不相關(guān)的模塊，可設(shè)置I為很小，相關(guān)程度越大取值越大。4)管理者嘗試給出可用的總計(jì)算時(shí)間上限T及總磁盤(pán)用量上限S。5)用凸優(yōu)化軟件包求解下述幾何規(guī)劃問(wèn)題(求解算法具有多項(xiàng)式時(shí)間復(fù)雜性，求解速度很快)
權(quán)利要求
1. 一種大規(guī)模集成電路設(shè)計(jì)驗(yàn)證的回歸測(cè)試管理方法，其特征在于將功能覆蓋率及磁盤(pán)用量建模為時(shí)間的冪函數(shù)，在總的計(jì)算時(shí)間受限和磁盤(pán)用量受限的條件下，基于幾何規(guī)劃方法求出計(jì)算資源分配方案，適當(dāng)變動(dòng)總計(jì)算時(shí)間上限T及總磁盤(pán)用量上限S，得到計(jì)算資源最優(yōu)分配曲線，此曲線是管理者對(duì)回歸測(cè)試進(jìn)行計(jì)算資源分配的依據(jù)，此方法的步驟如下1)運(yùn)行各個(gè)回歸測(cè)試，收集功能覆蓋率，并將其建模為時(shí)間t的冪函數(shù):
全文摘要
本發(fā)明公開(kāi)了一種大規(guī)模集成電路(VLSI)設(shè)計(jì)驗(yàn)證電子設(shè)計(jì)自動(dòng)化(EDA)領(lǐng)域中的回歸測(cè)試管理方法。此方法將功能覆蓋率及磁盤(pán)用量建模為時(shí)間的冪函數(shù)，在總的計(jì)算時(shí)間受限和磁盤(pán)用量受限的條件下，基于幾何規(guī)劃方法求出計(jì)算資源分配方案，適當(dāng)變動(dòng)總計(jì)算時(shí)間上限T及總磁盤(pán)用量上限S，得到計(jì)算資源最優(yōu)分配曲線，此曲線是管理者對(duì)回歸測(cè)試進(jìn)行計(jì)算資源分配的依據(jù)。此方法能夠充分發(fā)揮計(jì)算資源的最大效能，得到最大的功能覆蓋率，使得可用的計(jì)算資源進(jìn)行有效分配達(dá)到最佳的測(cè)試效率，減少了設(shè)計(jì)工作與驗(yàn)證工作的反復(fù)迭代，縮短產(chǎn)品開(kāi)發(fā)周期。
文檔編號(hào)G06F17/50GK102289533SQ20111012549
公開(kāi)日2011年12月21日 申請(qǐng)日期2011年5月9日 優(yōu)先權(quán)日2011年5月9日
發(fā)明者周麗明 申請(qǐng)人:江南大學(xué)