專(zhuān)利名稱(chēng)：具有大容量存儲(chǔ)功能的1553b硬件定時(shí)通訊模塊的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種1553B硬件定時(shí)通訊模塊。
背景技術(shù)：
1553B總線通訊方式是航空航天領(lǐng)域占統(tǒng)治地位的總線標(biāo)準(zhǔn)。比如，在雷達(dá)系統(tǒng) 中，很多子設(shè)備之間的信息交換即采用1553B總線通訊方式；主設(shè)備通過(guò)1553B總線向子 設(shè)備發(fā)送各項(xiàng)命令，以實(shí)時(shí)讀取整個(gè)系統(tǒng)的工作狀態(tài)信息，并判斷各個(gè)子設(shè)備的工作性能， 以確保整個(gè)雷達(dá)系統(tǒng)能安全、穩(wěn)定的工作。然而，各個(gè)子設(shè)備的通訊是有時(shí)序關(guān)系的，其每 次通訊的時(shí)間間隔必須滿(mǎn)足規(guī)定的時(shí)間要求，才能保證整個(gè)雷達(dá)系統(tǒng)安全、穩(wěn)定的工作。因 此，這就需要1553B通訊模塊不僅僅是完成通訊的功能，還應(yīng)具備精確定時(shí)通訊的功能，同 時(shí)其作為整個(gè)系統(tǒng)的一個(gè)模塊，還需為系統(tǒng)其他模塊提供同步時(shí)基，以保證整個(gè)系統(tǒng)能協(xié) 調(diào)、有序的工作。

發(fā)明內(nèi)容
本發(fā)明是為了解決現(xiàn)有的1553B通訊模塊不具備按照一定時(shí)序定時(shí)通訊的功 能，以及大容量數(shù)據(jù)傳輸時(shí)系統(tǒng)工作效率低的問(wèn)題，從而提供一種具有大容量存儲(chǔ)功能的 1553B硬件定時(shí)通訊模塊。具有大容量存儲(chǔ)功能的1553B硬件定時(shí)通訊模塊，它包括SDRAM，它還包括一號(hào) 隔離變壓器、二號(hào)隔離變壓器、1553B總線接口芯片和FPGA，一號(hào)隔離變壓器的輸入或輸出 端和二號(hào)隔離變壓器的輸入或輸出端連入1553B總線；一號(hào)隔離變壓器的電壓信號(hào)輸入或 輸出端和1553B總線接口芯片的一號(hào)電壓信號(hào)輸出或輸入端連接，二號(hào)隔離變壓器的電壓 信號(hào)輸入或輸出端和1553B總線接口芯片的二號(hào)電壓信號(hào)輸出或輸入端連接；1553B總線 接口芯片的總線數(shù)據(jù)信號(hào)輸出或輸入端與FPGA的總線數(shù)據(jù)信號(hào)輸入或輸出端連接；1553B 總線接口芯片的總線地址信號(hào)輸出或輸入端與FPGA的總線地址信號(hào)輸入或輸出端連接； 1553B總線接口芯片的控制信號(hào)輸出或輸入端與FPGA的控制信號(hào)輸入或輸出端連接；FPGA 的PCIIP核的信號(hào)輸出或輸入端連入PCI總線；SDRAM的數(shù)據(jù)信號(hào)輸入或輸出端FPGA的數(shù) 據(jù)信號(hào)輸出或輸入端連接，SDRAM的地址信號(hào)輸入或輸出端FPGA的地址信號(hào)輸出或輸入端 連接；FPGA實(shí)現(xiàn)硬件定時(shí)通訊的過(guò)程中包括5個(gè)狀態(tài)空閑狀態(tài)IDLE、延遲狀態(tài)DELAY、 數(shù)據(jù)讀取狀態(tài)READ、等待狀態(tài)WAIT和判斷狀態(tài)JUDGE，所述5個(gè)狀態(tài)之間的關(guān)系是FPGA默認(rèn)狀態(tài)為空閑狀態(tài)IDLE，當(dāng)FPGA中計(jì)數(shù)器計(jì)到設(shè)定的時(shí)間時(shí)即產(chǎn)生一個(gè) 定時(shí)脈沖，在該脈沖的上升沿觸發(fā)下，F(xiàn)PGA進(jìn)入延遲狀態(tài)DELAY狀態(tài)；在延遲狀態(tài)DELAY下，如果SDRAM內(nèi)為空，則將首次取數(shù)標(biāo)志置為有效(為“0”)， 并返回到空閑狀態(tài)IDLE ；如果SDRAM內(nèi)不為空且首次取數(shù)標(biāo)志有效(為“0”)，此時(shí)則將首次取數(shù)標(biāo)志置為 無(wú)效(為“ 1”)，并返回至空閑狀態(tài)IDLE ；
如果SDRAM內(nèi)不為空且首次取數(shù)標(biāo)志無(wú)效(為“1”)，則從SDRAM中讀取本次通訊 的數(shù)據(jù)個(gè)數(shù)，并進(jìn)入數(shù)據(jù)讀取狀態(tài)READ ；在數(shù)據(jù)讀取狀態(tài)READ下，F(xiàn)PGA讀取SDRAM內(nèi)的數(shù)據(jù)，并將讀取的數(shù)據(jù)寫(xiě)入到 1553B總線接口芯片中，并進(jìn)入等待狀態(tài)WAIT ； 在等待狀態(tài)WAIT下，當(dāng)FPGA完成將數(shù)據(jù)寫(xiě)入到1553B總線接口芯片后，等待狀態(tài) WAIT結(jié)束并進(jìn)入到判斷狀態(tài)JUDGE ；在判斷狀態(tài)JUDGE下，F(xiàn)PGA判斷待發(fā)送的這幀數(shù)據(jù)是否已經(jīng)讀取完，如果判斷結(jié) 果為是，則返回至空閑狀態(tài)IDLE，如果判斷結(jié)果為否，則返回至數(shù)據(jù)讀取狀態(tài)READ繼續(xù)讀 取這幀數(shù)據(jù)。有益效果本發(fā)明提供了兩種定時(shí)通訊的模式，能夠?qū)崿F(xiàn)用戶(hù)自定義定時(shí)或芯片 內(nèi)部定時(shí)；并且在需要進(jìn)行大批量的數(shù)據(jù)傳輸時(shí)，通訊板卡上外擴(kuò)了一片SDRAM，上位機(jī)可 以直接把數(shù)據(jù)一次性寫(xiě)入到該緩存中，由底層硬件直接實(shí)現(xiàn)通訊，整個(gè)通訊過(guò)程可以不需 CPU的參與，從而減小CPU的占用率，系統(tǒng)的工作效率較高。



圖1是本發(fā)明的電氣結(jié)構(gòu)示意圖，其中標(biāo)記1為1553B總線，標(biāo)記9為PCI總線； 圖2是本發(fā)明的定時(shí)模塊的工作狀態(tài)圖3是本發(fā)明BC模式下的工作流程示意圖； 圖4是本發(fā)明在RT模式下的工作流程示意圖； 圖5是FPGA內(nèi)部邏輯關(guān)系示意圖。
具體實(shí)施例方式具體實(shí)施方式
一、結(jié)合圖1說(shuō)明本具體實(shí)施方式
，具有大容量存儲(chǔ)功能的1553B 硬件定時(shí)通訊模塊，它包括SDRAM 6，它還包括一號(hào)隔離變壓器2、二號(hào)隔離變壓器3、1553B 總線接口芯片4和FPGA 5，一號(hào)隔離變壓器2的輸入或輸出端和二號(hào)隔離變壓器3的輸入 或輸出端連入1553B總線；一號(hào)隔離變壓器2的電壓信號(hào)輸入或輸出端和1553B總線接口 芯片4的一號(hào)電壓信號(hào)輸出或輸入端連接，二號(hào)隔離變壓器3的電壓信號(hào)輸入或輸出端和 1553B總線接口芯片4的二號(hào)電壓信號(hào)輸出或輸入端連接；1553B總線接口芯片4的總線數(shù) 據(jù)信號(hào)輸出或輸入端與FPGA 5的總線數(shù)據(jù)信號(hào)輸入或輸出端連接；1553B總線接口芯片4 的總線地址信號(hào)輸出或輸入端與FPGA 5的總線地址信號(hào)輸入或輸出端連接；1553B總線接 口芯片4的控制信號(hào)輸出或輸入端與FPGA 5的控制信號(hào)輸入或輸出端連接；FPGA 5的PCI IP核的信號(hào)輸出或輸入端連入PCI總線；SDRAM 6的數(shù)據(jù)信號(hào)輸入或輸出端FPGA 5的數(shù)據(jù) 信號(hào)輸出或輸入端連接，SDRAM 6的地址信號(hào)輸入或輸出端FPGA 5的地址信號(hào)輸出或輸入 端連接；FPGA 5實(shí)現(xiàn)硬件定時(shí)通訊的過(guò)程中包括5個(gè)狀態(tài)空閑狀態(tài)IDLE、延遲狀態(tài) DELAY、數(shù)據(jù)讀取狀態(tài)READ、等待狀態(tài)WAIT和判斷狀態(tài)JUDGE，所述5個(gè)狀態(tài)之間的關(guān)系是FPGA 5默認(rèn)狀態(tài)為空閑狀態(tài)IDLE，當(dāng)FPGA 5中或1553B總線接口芯片4的計(jì)數(shù) 器發(fā)出定時(shí)脈沖時(shí)，在該脈沖的上升沿觸發(fā)下，F(xiàn)PGA 5進(jìn)入延遲狀態(tài)DELAY狀態(tài)；在延遲狀態(tài)DELAY下，如果SDRAM 6內(nèi)為空，則將首次取數(shù)標(biāo)志置為有效(為“O”)，并返回到空閑狀態(tài)IDLE；如果SDRAM 6內(nèi)不為空且首次取數(shù)標(biāo)志有效(為“0”)，此時(shí)則將首次取數(shù)標(biāo)志置 為無(wú)效(為“ 1 ”)，并返回至空閑狀態(tài)IDLE ；如果SDRAM 6內(nèi)不為空且首次取數(shù)標(biāo)志無(wú)效(為“ 1”)，則從SDRAM 6中讀取本次 通訊的數(shù)據(jù)個(gè)數(shù)，并進(jìn)入數(shù)據(jù)讀取狀態(tài)READ ；在數(shù)據(jù)讀取狀態(tài)READ下，F(xiàn)PGA 5讀取SDRAM 6內(nèi)的數(shù)據(jù)，并將讀取的數(shù)據(jù)寫(xiě)入到 1553B總線接口芯片4中，并進(jìn)入等待狀態(tài)WAIT ；在等待狀態(tài)WAIT下，當(dāng)FPGA 5完成將數(shù)據(jù)寫(xiě)入到1553B總線接口芯片4后，等待 狀態(tài)WAIT結(jié)束并進(jìn)入到判斷狀態(tài)JUDGE ；在判斷狀態(tài)JUDGE下，F(xiàn)PGA 5判斷待發(fā)送的這幀數(shù)據(jù)是否已經(jīng)讀取完，如果判斷 結(jié)果為是，則返回至空閑狀態(tài)IDLE，如果判斷結(jié)果為否，則返回至數(shù)據(jù)讀取狀態(tài)READ繼續(xù) 讀取這幀數(shù)據(jù)。所述定時(shí)脈沖，是由FPGA 5中的計(jì)數(shù)器發(fā)出的，當(dāng)計(jì)數(shù)器計(jì)滿(mǎn)設(shè)定的時(shí)間后，發(fā) 出該定時(shí)脈沖。本實(shí)施方式能夠?qū)崿F(xiàn)總線控制器模式(BC模式)和遠(yuǎn)程終端模式(RT模式)兩 種工作模式的選擇，以及用戶(hù)自定義定時(shí)和芯片內(nèi)部定時(shí)兩種定時(shí)模式的切換，以滿(mǎn)足固 定的消息定時(shí)間隔要求。此外，板上帶有大容量緩存芯片SDRAM，當(dāng)需要大批量的數(shù)據(jù)傳輸 時(shí)， 上位機(jī)可以直接把數(shù)據(jù)一次性寫(xiě)入到緩存中，由底層硬件直接實(shí)現(xiàn)通訊，整個(gè)通訊過(guò)程 可以不需CPU的參與，從而可以減小CPU的占用率，提高整個(gè)系統(tǒng)的工作效率。因此，這些 靈活的功能很好的改善了 1553B通訊板卡的通用性，可以滿(mǎn)足不同用戶(hù)系統(tǒng)集成的需要。本實(shí)施方式中，F(xiàn)PGA作為主控制器，一方面實(shí)現(xiàn)PCIIP核的功能，完成本地設(shè)備與 PCI總線的通訊，另一方面主要負(fù)責(zé)1553B接口芯片與PCIIP核之間控制信號(hào)轉(zhuǎn)換以及接收 數(shù)據(jù)緩存；1553B接口芯片實(shí)現(xiàn)1553B協(xié)議；TTL驅(qū)動(dòng)電路實(shí)現(xiàn)上控制信號(hào)的驅(qū)動(dòng)；差分驅(qū) 動(dòng)電路實(shí)現(xiàn)同步時(shí)鐘的驅(qū)動(dòng)。該通訊模塊的硬件定時(shí)有兩種可供選擇。一種是基于1553B協(xié)議芯片本身的定 時(shí)，其定時(shí)間隔從12us至65ms，該定時(shí)是通過(guò)對(duì)于1553B協(xié)議芯片相關(guān)寄存器的設(shè)置來(lái)實(shí) 現(xiàn)；當(dāng)需要使用更長(zhǎng)的定時(shí)間隔時(shí)，則可以使用用戶(hù)自定義的定時(shí)。該定時(shí)模式的實(shí)現(xiàn)是基 于FPGA。上位機(jī)將需要發(fā)送的數(shù)據(jù)依次寫(xiě)入到緩存中，定時(shí)模塊按固定的時(shí)間間隔從緩存 中取出每禎的需要發(fā)送的數(shù)據(jù)，傳遞給1553B協(xié)議芯片供其發(fā)送。緩存中數(shù)據(jù)存儲(chǔ)格式如 圖1所示。FPGA邏輯設(shè)計(jì)是整個(gè)通訊模塊研制的關(guān)鍵部分，邏輯設(shè)計(jì)整體框圖如圖5所示。 整個(gè)邏輯包括仲裁模塊、SDRAM控制模塊，定時(shí)通訊模塊、BTO1580控制模塊以及PCIIP核等 5個(gè)模塊組成。仲裁模塊主要是用于完成PCI總線信號(hào)在SDRAM控制模塊與BTO1580控制 模塊之間的切換。當(dāng)數(shù)據(jù)通訊量較小時(shí)，可以選擇基于芯片本身的定時(shí)功能，因此上位機(jī)可 以通過(guò)PCI總線直接把數(shù)據(jù)寫(xiě)入BU61580協(xié)議芯片中；當(dāng)數(shù)據(jù)通訊量較大時(shí)，則可以選擇用 戶(hù)自定義的定時(shí)功能，定時(shí)時(shí)間間隔可通過(guò)上位機(jī)來(lái)設(shè)置，同時(shí)上位機(jī)將數(shù)據(jù)寫(xiě)入到SDRAM 中，定時(shí)發(fā)送模塊從SDRAM中取數(shù)，并按照固定的時(shí)間間隔發(fā)送。因此，整個(gè)FPGA邏輯設(shè)計(jì) 保證了 1553B通訊的靈活性，滿(mǎn)足實(shí)際通訊的時(shí)序要求。本實(shí)施方式主要包含5個(gè)狀態(tài)IDLE (空閑狀態(tài))、DELAY (延遲狀態(tài)),READ (數(shù)據(jù)讀取狀態(tài))、 WAIT (等待狀態(tài))、JUDGE (判斷狀態(tài))。默認(rèn)狀態(tài)為IDLE狀態(tài)，當(dāng)計(jì)數(shù)器計(jì)滿(mǎn) 定時(shí)時(shí)間，即產(chǎn)生一個(gè)定時(shí)脈沖，在IDLE狀態(tài)下，即等待定時(shí)脈沖上升沿的到來(lái)。當(dāng)定時(shí)脈 沖沿到來(lái)后，進(jìn)入DELAY狀態(tài)。DELAY狀態(tài)是進(jìn)行一個(gè)定時(shí)脈沖間隔的等待，用于避免此時(shí) 緩沖區(qū)內(nèi)數(shù)據(jù)不足一幀。如果進(jìn)入DELAY狀態(tài)時(shí)，若緩沖區(qū)內(nèi)不為空且firSt_flag(首次 取數(shù)標(biāo)志)無(wú)效(為‘1’)，表示可以進(jìn)行取數(shù)，在該狀態(tài)下取出待發(fā)送的數(shù)據(jù)量個(gè)數(shù)，并進(jìn) Λ READ狀態(tài)；如果有效(為‘O，)，則說(shuō)明此時(shí)為第一次取數(shù)，將first_flag置為‘ 1，，回到 IDLE狀態(tài)。如果發(fā)送緩沖區(qū)為空，則將first_flag置‘O，并回到IDLE狀態(tài)。READ狀態(tài)用 于讀取緩沖區(qū)內(nèi)的數(shù)據(jù)，每讀取一個(gè)數(shù)據(jù)，待送的數(shù)據(jù)量個(gè)數(shù)就減1，此時(shí)，1553B協(xié)議芯片 的控制邏輯可以將定時(shí)模塊從緩存中取出的數(shù)據(jù)寫(xiě)入到1553B協(xié)議芯片中。隨后進(jìn)入等待 狀態(tài)。在等待狀態(tài)下，是為確保在取出的數(shù)傳入到1553B協(xié)議芯片中之后再進(jìn)行下一次取 數(shù)。等待狀態(tài)結(jié)束后則進(jìn)入到JUDGE狀態(tài)，再該狀態(tài)下判斷此幀數(shù)據(jù)是否已經(jīng)取完。如果 取數(shù)完畢則回到IDLE狀態(tài)等待下一幀數(shù)據(jù)讀取，否則進(jìn)入READ狀態(tài)接著讀取此幀數(shù)據(jù)。該通訊模塊的軟件設(shè)計(jì)基于靈活性考慮，用戶(hù)可以通過(guò)軟件設(shè)置來(lái)實(shí)現(xiàn)BC模式 和RT模式的選擇，BC模式和RT模式的實(shí)現(xiàn)流程分別如圖3和圖4所示。BC模式主要是用于實(shí)現(xiàn)消息的管理和傳輸，是整個(gè)總線通訊的組織者和指揮者。 結(jié)合圖3說(shuō)明整個(gè)BC模式的配置流程首先復(fù)位BTO1580協(xié)議芯片，向啟動(dòng)/復(fù)位寄存器 寫(xiě)入值為0x0001，執(zhí)行軟件復(fù)位；然后將協(xié)議芯片配置成增強(qiáng)的功能模式，以能夠使用其 增強(qiáng)的功能(如重試、消息間隔、擴(kuò)展BC控制字等)，即向配置寄存器3中寫(xiě)入0x8000 ；然后 初始化中斷屏蔽寄存器，設(shè)置是否需要產(chǎn)生中斷，若不需要產(chǎn)生中斷則向其中寫(xiě)入0X0000 ； 然后設(shè)置配置寄存器1-5，用于設(shè)置是否為幀自動(dòng)重復(fù)模式、是內(nèi)部觸發(fā)還是外部觸發(fā)，消 息間隔等，分別向這些寄存器中寫(xiě)入0x0060，Ox 0060,0x8400,0x8000,0x1860,0x4f00 ；然 后設(shè)置幀時(shí)間寄存器，幀時(shí)間間隔最大可設(shè)為65535US ；然后設(shè)置堆棧指針及初始堆棧指 針，均寫(xiě)入0x0000，表示消息傳輸從消息塊0開(kāi)始；然后初始化活動(dòng)區(qū)域堆棧和消息塊，用 于設(shè)置每次消息的控制字和命令字，并加載要發(fā)送的數(shù)據(jù)字；然后初始化消息計(jì)數(shù)器和初 始消息計(jì)數(shù)器，寫(xiě)入的數(shù)位OXfTfT-待發(fā)送的消息數(shù)；最后設(shè)置復(fù)位寄存器，開(kāi)始進(jìn)行BC傳 輸，寫(xiě)入值為0x000a。若有中斷產(chǎn)生，則轉(zhuǎn)到中斷服務(wù)子程序執(zhí)行。RT模式則用于被動(dòng)接收BC的消息，并返回接收狀態(tài)。結(jié)合圖4說(shuō)明整個(gè)RT模式的配置流程1、通過(guò)向啟動(dòng)/復(fù)位寄存器寫(xiě)入0x0001 執(zhí)行一次軟件復(fù)位；2、若要使用任何一種增強(qiáng)模式的功能(比如，子地址雙重緩存)，則須 通過(guò)向配置寄存器#3寫(xiě)入0x8000激活RT的增強(qiáng)模式；3、初始化中斷屏蔽寄存器。對(duì)于大 多數(shù)RT應(yīng)用，一般都須要在消息傳輸結(jié)束后產(chǎn)生中斷，向中斷屏蔽器重寫(xiě)入0x0001 ；4、將 堆棧的起始位置加載到RAM中的活動(dòng)區(qū)域堆棧指針位置，一般寫(xiě)入0x0000 ；5、初始化活動(dòng) 區(qū)域查詢(xún)表。每個(gè)發(fā)送、接收和(可選地)廣播子地址在查詢(xún)表中的地址應(yīng)該被初始化為 各自在查詢(xún)表中的指針位置。若RT將被用于增強(qiáng)的內(nèi)存管理模式，還需要通過(guò)初始化活動(dòng) 區(qū)域的子地址控制字來(lái)為每個(gè)子地址選擇內(nèi)存管理和中斷選項(xiàng)。如果對(duì)于某個(gè)RT，有幾個(gè) 未被使用的子地址，建議將這些子地址的查詢(xún)表指針初始化為同樣的數(shù)值，以節(jié)省內(nèi)存空 間。6、初始化配置寄存器2-5，分別寫(xiě)入0x9863，0x8001，0x8000，0x4f02 ；7、初始化非法化 表，可均寫(xiě)入0x0000 ’8、WSY表和方式代碼的初始化可以選擇設(shè)置，一般可以不用設(shè)置；最 后，只需要將數(shù)據(jù)塊進(jìn)行初始化，即可把RT掛接在1553B總線上開(kāi)始其工作。
整個(gè)軟件的驅(qū)動(dòng)程序采用VISA庫(kù)來(lái)編寫(xiě)，嚴(yán)格遵循VPP規(guī)范，包括模塊初始化函 數(shù)、模塊復(fù)位函數(shù)、BC模式初始化函數(shù)、RT模式初始化函數(shù)等一系列函數(shù)，用戶(hù)可以不必了 解對(duì)于底層芯片的操作，只需調(diào)用這些驅(qū)動(dòng)函數(shù)來(lái)實(shí)現(xiàn)對(duì)于該通訊模塊的靈活配置。本發(fā)明方式提高了 1553B通訊板卡的通用性和靈活性，可以實(shí)現(xiàn)用戶(hù)自定義定時(shí) 和芯片內(nèi)部定時(shí)的任意選擇，并能實(shí)現(xiàn)RT和BC模式的切換，同時(shí)采用模塊化硬件設(shè)計(jì)的 方法便于系統(tǒng)集成，節(jié)約了系統(tǒng)研制的成本；在需要進(jìn)行大批量的數(shù)據(jù)傳輸時(shí)，通訊板卡上 外擴(kuò)了一片SDRAM，上位機(jī)可以直接把數(shù)據(jù)一次性寫(xiě)入到該緩存中，由底層硬件直接實(shí)現(xiàn)通 訊，整個(gè)通訊過(guò)程可以不需CPU的參與，從而可以減小CPU的占用率，提高整個(gè)系統(tǒng)的工作 效率；該模塊可以輸出同步脈沖，脈沖周期可以根據(jù)需求進(jìn)行設(shè)置，為系統(tǒng)其它模塊提供同 步時(shí)基，以保證整個(gè)系統(tǒng)穩(wěn)定有序的工作。
具體實(shí)施方式
二、本具體實(shí)施方式
與具體實(shí)施方式
一所述的具有大容量存儲(chǔ)功能 的1553B硬件定時(shí)通訊模塊的區(qū)別在于，它還包括TTL驅(qū)動(dòng)電路7，TTL驅(qū)動(dòng)電路7的TTL 驅(qū)動(dòng)信號(hào)輸入端與FPGA 5的TTL驅(qū)動(dòng)信號(hào)輸出端連接，可作為系統(tǒng)其他模塊的啟動(dòng)信號(hào)或 控制信號(hào)。
具體實(shí)施方式
三、本具體實(shí)施方式
與具體實(shí)施方式
一所述的具有大容量存儲(chǔ)功能 的1553B硬件定時(shí)通訊模塊的區(qū)別在于，它還包括差分驅(qū)動(dòng)電路8，差分驅(qū)動(dòng)電路8的差分 驅(qū)動(dòng)信號(hào)輸入端與FPGA 5的差分驅(qū)動(dòng)信號(hào)輸出端連接，作為系統(tǒng)其他模塊的同步脈沖，使 系統(tǒng)的各個(gè)模塊能協(xié)調(diào)工作。
具體實(shí)施方式
四、本具體實(shí)施方式
與具體實(shí)施方式
一所述的具有大容量存儲(chǔ)功能 的1553B硬件定時(shí)通訊模塊的區(qū)別在于，SDRAM 6的型號(hào)為HY57V561620FTP-HI，在大容量 通訊時(shí)，通訊的數(shù)據(jù)存儲(chǔ)在其中，供定時(shí)通訊模塊進(jìn)行發(fā)送。本實(shí)施方式中，在通訊數(shù)據(jù)量較大時(shí)，采用外擴(kuò)存儲(chǔ)芯片對(duì)數(shù)據(jù)進(jìn)行緩存，選用此 型號(hào)的芯片，其容量為16MX 16bit，可存儲(chǔ)32M字節(jié)數(shù)據(jù)，支持最高時(shí)鐘可達(dá)133MHz，正常 工作溫度范圍_40°C 85°C。
具體實(shí)施方式
五、本具體實(shí)施方式
與具體實(shí)施方式
一所述的具有大容量存儲(chǔ)功能 的1553B硬件定時(shí)通訊模塊的區(qū)別在于，1553B總線接口芯片4的型號(hào)為BU61580，用于實(shí) 現(xiàn)1553B通訊協(xié)議，提高了整個(gè)設(shè)計(jì)的可靠性。
權(quán)利要求
1.具有大容量存儲(chǔ)功能的155 硬件定時(shí)通訊模塊，它包括SDRAM(6)，其特征是它還 包括一號(hào)隔離變壓器O)、二號(hào)隔離變壓器(3)、1553B總線接口芯片(4)和FPGA(5)，一號(hào) 隔離變壓器O)的輸入或輸出端和二號(hào)隔離變壓器(3)的輸入或輸出端連入155 總線； 一號(hào)隔離變壓器O)的電壓信號(hào)輸入或輸出端和155 總線接口芯片的一號(hào)電壓信號(hào) 輸出或輸入端連接，二號(hào)隔離變壓器(3)的電壓信號(hào)輸入或輸出端和1553B總線接口芯片 (4)的二號(hào)電壓信號(hào)輸出或輸入端連接；155 總線接口芯片(4)的總線數(shù)據(jù)信號(hào)輸出或輸 入端與FPGA(5)的總線數(shù)據(jù)信號(hào)輸入或輸出端連接；155 總線接口芯片(4)的總線地址 信號(hào)輸出或輸入端與FPGA(5)的總線地址信號(hào)輸入或輸出端連接；155 總線接口芯片(4) 的控制信號(hào)輸出或輸入端與FPGA(5)的控制信號(hào)輸入或輸出端連接；FPGA(5)的PCI IP核 (51)的信號(hào)輸出或輸入端連入PCI總線；SDRAM(6)的數(shù)據(jù)信號(hào)輸入或輸出端與FPGA(5)的 數(shù)據(jù)信號(hào)輸出或輸入端連接，SDRAM(6)的地址信號(hào)輸入或輸出端與FPGA (5)的地址信號(hào)輸 出或輸入端連接；FPGA (5)實(shí)現(xiàn)硬件定時(shí)通訊的過(guò)程中包括5個(gè)狀態(tài)空閑狀態(tài)IDLE、延遲狀態(tài)DELAY、 數(shù)據(jù)讀取狀態(tài)READ、等待狀態(tài)WAIT和判斷狀態(tài)JUDGE，所述5個(gè)狀態(tài)之間的關(guān)系是FPGA(5)默認(rèn)狀態(tài)為空閑狀態(tài)IDLE，當(dāng)FPGA(5)中的計(jì)數(shù)器計(jì)到設(shè)定的時(shí)間間隔即產(chǎn) 生一個(gè)定時(shí)脈沖，在該脈沖的上升沿觸發(fā)下，F(xiàn)PGA( 進(jìn)入延遲狀態(tài)DELAY狀態(tài)；在延遲狀態(tài)DELAY下，如果SDRAM (6)內(nèi)為空，則將首次取數(shù)標(biāo)志置0，并返回到空閑狀 態(tài) IDLE ；如果SDRAM(6)內(nèi)不為空且首次取數(shù)標(biāo)志有效，即為0時(shí)，將首次取數(shù)標(biāo)志置為無(wú)效狀 態(tài)，即為1，并返回至空閑狀態(tài)IDLE;如果SDRAM(6)內(nèi)不為空且首次取數(shù)標(biāo)志無(wú)效，則從SDRAM(6)中讀取本次通訊的數(shù)據(jù) 個(gè)數(shù)，并進(jìn)入數(shù)據(jù)讀取狀態(tài)READ ；在數(shù)據(jù)讀取狀態(tài)READ下，F(xiàn)PGA(5)讀取SDRAM(6)內(nèi)的數(shù)據(jù)，并將讀取的數(shù)據(jù)寫(xiě)入到 1553B總線接口芯片中，并進(jìn)入等待狀態(tài)WAIT;在等待狀態(tài)WAIT下，當(dāng)FPGA (5)完成將數(shù)據(jù)寫(xiě)入到155 總線接口芯片(4)后，等待 狀態(tài)WAIT結(jié)束并進(jìn)入到判斷狀態(tài)JUDGE ；在判斷狀態(tài)JUDGE下，F(xiàn)PGA (5)判斷待發(fā)送的這幀數(shù)據(jù)是否已經(jīng)讀取完，如果判斷結(jié)果 為是，則返回至空閑狀態(tài)IDLE，如果判斷結(jié)果為否，則返回至數(shù)據(jù)讀取狀態(tài)READ繼續(xù)讀取 這幀數(shù)據(jù)。
2.根據(jù)權(quán)利要求1所述的具有大容量存儲(chǔ)功能的155 硬件定時(shí)通訊模塊，其特征在 于它還包括TTL驅(qū)動(dòng)電路(7)，TTL驅(qū)動(dòng)電路(7)的TTL驅(qū)動(dòng)信號(hào)輸入端與FPGA (5)的TTL 驅(qū)動(dòng)信號(hào)輸出端連接。
3.根據(jù)權(quán)利要求1所述的具有大容量存儲(chǔ)功能的155 硬件定時(shí)通訊模塊，其特征在 于它還包括差分驅(qū)動(dòng)電路(8)，差分驅(qū)動(dòng)電路(8)的差分驅(qū)動(dòng)信號(hào)輸入端與FPGA ( 的差分 驅(qū)動(dòng)信號(hào)輸出端連接。
4.根據(jù)權(quán)利要求1所述的具有大容量存儲(chǔ)功能的155 硬件定時(shí)通訊模塊，其特征在 于 SDRAM(6)的型號(hào)為 HY57V561620FTP-HI。
5.根據(jù)權(quán)利要求1所述的具有大容量存儲(chǔ)功能的155 硬件定時(shí)通訊模塊，其特征在 于1553B總線接口芯片的型號(hào)為BU61580。
全文摘要
具有大容量存儲(chǔ)功能的1553B硬件定時(shí)通訊模塊，涉及一種1553B硬件定時(shí)通訊模塊。它解決了現(xiàn)有的1553B通訊模塊不具備按照一定時(shí)序定時(shí)通訊的功能，以及大數(shù)據(jù)量通訊時(shí)系統(tǒng)工作效率低的問(wèn)題。它的1553B總線接口芯片的總線數(shù)據(jù)信號(hào)、總線地址信號(hào)和控制信號(hào)的輸出或輸入端分別與FPGA的總線數(shù)據(jù)信號(hào)、總線地址信號(hào)和控制信號(hào)的輸入或輸出端連接；FPGA的PCI IP核的信號(hào)輸出或輸入端連入PCI總線；SDRAM的數(shù)據(jù)信號(hào)和地址信號(hào)輸入或輸出端分別與FPGA的數(shù)據(jù)信號(hào)和地址信號(hào)輸出或輸入端連接。本發(fā)明的硬件定時(shí)通訊過(guò)程經(jīng)空閑狀態(tài)、延遲狀態(tài)、數(shù)據(jù)讀取狀態(tài)、等待狀態(tài)和判斷狀態(tài)實(shí)現(xiàn)。本發(fā)明適用于各類(lèi)具有1553B通訊的測(cè)控系統(tǒng)中。
文檔編號(hào)G06F13/40GK102141971SQ201110006609
公開(kāi)日2011年8月3日 申請(qǐng)日期2011年1月13日 優(yōu)先權(quán)日2011年1月13日
發(fā)明者喬立巖, 付寧, 彭喜元, 朱宇杰, 鄧立寶, 馬云彤 申請(qǐng)人:哈爾濱工業(yè)大學(xué)