專利名稱：具有隱式混合操作數(shù)的數(shù)字信號處理引擎的制作方法
技術(shù)領(lǐng)域：
本申請案涉及數(shù)字信號處理器(DSP)的數(shù)字信號處理器引擎及/或微處理器或微控制器的中央處理單元(CPU)。
背景技術(shù)：
DSP引擎必須快速地進行數(shù)學計算。然而，當涉及某些計算的精確度時，會做出折衷。舉例來說，通常將16位DSP引擎限制于16位數(shù)學運算。然而，32位運算可由硬件支持且可通過相應編程來實施。為此目的，舉例來說，許多16位DSP引擎提供大得多的累加器 (例如40位累加器)及可適應較高精確度的硬件。這些硬件結(jié)構(gòu)與乘法器的組合可用于執(zhí)行較高位乘法，例如16位DSP引擎中的32X32位乘法。盡管如此，此些運算仍可顯著地使處理速度減慢，尤其是在需要許多高精確度的乘法時。舉例來說，快速傅里葉變換(FFT)運算需要許多此種運算且因此可需要大量處理時間。專用的32位乘法器需要顯著量的芯片占用面積且因此將增加成本。此外，將需要新的指令來操作此額外硬件。在現(xiàn)有DSP核心中需要一種在不必改變指令集且對現(xiàn)有硬件做出最小改變的情況下經(jīng)改進的DSP數(shù)學能力。

發(fā)明內(nèi)容
根據(jù)一實施例，一種處理器可包括至少一個乘法器單元，其可經(jīng)控制以在帶正負號模式、不帶正負號模式或混合正負號模式中運算；乘法器單元模式解碼器，其與所述乘法器單元耦合，接收第一及第二操作數(shù)的位置信息，其中所述乘法器模式解碼器控制所述乘法器單元以在所述混合正負號模式中時取決于所述位置信息而以在帶正負號模式、不帶正負號模式或組合的帶正負號/不帶正負號模式中運算。根據(jù)另一實施例，所述乘法器單元包括可控制以執(zhí)行兩個輸入操作數(shù)的帶正負號乘法、不帶正負號乘法或混合正負號乘法的η位乘法器。根據(jù)另一實施例，所述乘法器單元可包括乘法器數(shù)據(jù)預處理器，其耦合到所述乘法器單元以獨立地對所述兩個輸入操作數(shù)進行正負號或零擴展；及帶正負號乘法器。根據(jù)另一實施例，所述帶正負號乘法器可為η+1 位乘法器。根據(jù)另一實施例，所述處理器可進一步包括用以選擇所述帶正負號模式、所述不帶正負號模式或所述混合正負號模式的控制寄存器，在所述混合正負號模式中執(zhí)行帶正負號乘法、不帶正負號乘法或組合的帶正負號/不帶正負號乘法的自動選擇。根據(jù)另一實施例，所述位置信息可包括寄存器是來自多個工作寄存器的奇數(shù)寄存器還是偶數(shù)寄存器。根據(jù)另一實施例，第一及第二操作數(shù)可由數(shù)據(jù)存儲器供應，且所述位置信息包括地址是存儲器中的奇數(shù)地址還是偶數(shù)地址。根據(jù)另一實施例，所述第一操作數(shù)可選自第一組的兩個相連寄存器，且所述第二操作數(shù)可選自第二組的兩個相連寄存器。根據(jù)另一實施例，所述處理器可進一步包括具有適應至少由所述乘法器產(chǎn)生的結(jié)果的大小的大小的桶式移位器。根據(jù)另一實施例，所述處理器可進一步包括與至少一個累加器及所述桶式移位器耦合的加法器，其中所述乘法器、累加器、桶式移位器為數(shù)字信號處理(DSP)引擎的一部分。根據(jù)另一實施例，所述處理器可進一步包括耦合在所述乘法器與所述桶式移位器之間的結(jié)果擴展單元及與所述結(jié)果擴展單元耦合的零回填單元。根據(jù)另一實施例，所述處理器可進一步包括與所述累加器耦合的舍入邏輯。根據(jù)另一實施例，所述DSP引擎可為具有多個16位寄存器的16位DSP引擎，且其中所述桶式移位器及所述累加器各自包括40位。根據(jù)另一實施例， 所述處理器可進一步包括微控制器單元，其中至少所述乘法器由所述微控制器單元與所述 DSP共享以執(zhí)行算術(shù)微控制器指令。根據(jù)另一實施例，在帶正負號模式中，所述乘法器數(shù)據(jù)預處理器對所有輸入數(shù)據(jù)進行帶正負號擴展；在不帶正負號模式中，乘法器數(shù)據(jù)預處理器對所有輸入數(shù)據(jù)進行零擴展；且在混合正負號模式中，所述乘法器模式解碼器引導所述乘法器數(shù)據(jù)預處理器以在輸入的源為奇數(shù)寄存器編號或奇數(shù)存儲器地址的情況下對所述輸入進行正負號擴展，或者在輸入的源為偶數(shù)寄存器編號或偶數(shù)存儲器地址的情況下對所述輸入進行零擴展。根據(jù)另一實施例，一種用于在處理器中執(zhí)行乘法的方法可包括以下步驟_將來自第一位置的第一 η位操作數(shù)提供到乘法器單元，其中所述乘法器單元可經(jīng)控制以在帶正負號模式、不帶正負號模式或組合的帶正負號/不帶正負號模式中運算；-將來自第二位置的第二操作數(shù)提供到所述乘法器單元；-解碼所述第一及第二操作數(shù)的所述位置并控制所述乘法器單元以在其中取決于所述位置而執(zhí)行帶正負號乘法、不帶正負號乘法或組合的帶正負號/不帶正負號乘法的混合模式中運算。根據(jù)所述方法的另一實施例，可將所述第一及第二操作數(shù)存儲于寄存器中，且所述位置包括寄存器是來自多個工作寄存器的奇數(shù)寄存器還是偶數(shù)寄存器。根據(jù)所述方法的另一實施例，可由數(shù)據(jù)存儲器供應第一及第二操作數(shù)，且所述位置包括地址是存儲器中的奇數(shù)地址還是偶數(shù)地址。根據(jù)所述方法的另一實施例，可從第一組的兩個相連寄存器中選擇所述第一操作數(shù)，且從第二組的兩個相連寄存器中選擇所述第二操作數(shù)。根據(jù)所述方法的另一實施例，控制寄存器可確定所述乘法器單元是在所述帶正負號模式、不帶正負號模式還是所述混合模式中運算。根據(jù)所述方法的另一實施例，所述乘法器單元可包括帶正負號乘法器，且在帶正負號模式中，對所述第一及第二操作數(shù)進行正負號擴展；在不帶正負號模式中，對所述第一及第二操作數(shù)進行零擴展；且在混合正負號模式中，在所述第一或第二操作數(shù)由奇數(shù)寄存器編號或奇數(shù)存儲器地址供應的情況下，對所述第一或第二操作數(shù)進行正負號擴展，或者在所述第一或第二操作數(shù)由偶數(shù)寄存器編號或偶數(shù)存儲器地址供應的情況下，對所述第一或第二操作數(shù)進行零擴展。根據(jù)又一實施例，一種用于使用4個η位數(shù)據(jù)字執(zhí)行2η位乘法的方法可包括以下步驟將所述2η位乘法的第一操作數(shù)存儲于第一組的兩個相連寄存器或兩個相連存儲器位置中；將所述2η位乘法的第二操作數(shù)存儲于第二組的兩個相連寄存器或兩個相連存儲器地址中；由可控制乘法器單元使用所述第一組的第一寄存器或存儲器地址及所述第二組的第一寄存器或存儲器地址來執(zhí)行第一乘法，并將相關(guān)聯(lián)的第一結(jié)果移位，由所述可控制乘法器單元使用所述第一組的所述第一寄存器或存儲器地址及所述第二組的第二寄存器或存儲器地址來執(zhí)行第二乘法以產(chǎn)生相關(guān)聯(lián)的第二結(jié)果，由所述可控制乘法器單元使用所述第二組的所述第一寄存器或存儲器地址及所述第一組的第二寄存器或存儲器地址來執(zhí)行第三乘法以產(chǎn)生相關(guān)聯(lián)的第三結(jié)果，其中對于每一乘法，所述乘法器單元經(jīng)自動控制以取決于所述寄存器或地址的所述位置而在帶正負號模式、不帶正負號模式或組合的帶正負號/不帶正負號模式中運算；將所述第一、第二及第三結(jié)果相加以產(chǎn)生最終結(jié)果并將所述最終結(jié)果存儲于寄存器或存儲器中。 根據(jù)以上方法的另一實施例，所述位置可包括寄存器是來自多個工作寄存器的奇數(shù)寄存器還是偶數(shù)寄存器。根據(jù)以上方法的另一實施例，所述位置可包括地址是存儲器中的奇數(shù)地址還是偶數(shù)地址。根據(jù)以上方法的另一實施例，控制寄存器確定所述乘法器是在帶正負號模式、不帶正負號模式還是混合正負號模式中運算。根據(jù)以上方法的另一實施例， 在帶正負號模式中，對乘法器的所有輸入進行正負號擴展；且在混合正負號模式中，在所述乘法器的輸入由奇數(shù)寄存器編號或奇數(shù)存儲器地址供應的情況下，對所述輸入進行正負號擴展，或者在所述乘法器的輸入由偶數(shù)寄存器編號或偶數(shù)存儲器地址供應的情況下，對所述輸入進行零擴展。根據(jù)所述方法的另一實施例，可將所述第二及第三結(jié)果移位，且所述方法可進一步包括以下步驟由所述可控制乘法器使用所述第一組的所述第二寄存器或存儲器地址及所述第二組的所述第二寄存器或存儲器地址來執(zhí)行第四乘法以產(chǎn)生相關(guān)聯(lián)的第四結(jié)果，且其中將所述第四結(jié)果與所述第一、第二及第三結(jié)果相加以產(chǎn)生所述最終結(jié)果。根據(jù)所述方法的另一實施例，控制寄存器可確定所述乘法器單元是在帶正負號模式、不帶正負號模式還是混合正負號模式中運算。根據(jù)所述方法的另一實施例，所述乘法器單元可包括帶正負號乘法器，且在帶正負號模式中，對所述乘法器的所有輸入進行正負號擴展；在不帶正負號模式中，對所述乘法器的所有輸入進行零擴展；且在混合正負號模式中，在所述乘法器的輸入由奇數(shù)寄存器編號或奇數(shù)存儲器地址供應的情況下，對所述輸入進行正負號擴展，或者在所述乘法器的輸入由偶數(shù)寄存器編號或偶數(shù)存儲器地址供應的情況下，對所述輸入進行零擴展。


通過參考結(jié)合附圖進行的以下說明可獲取對本發(fā)明及其優(yōu)點的更全面理解，附圖中圖1是根據(jù)一實施例的DSP引擎的示意性框圖；圖2是乘法器/定標器單元的可能實施方案的示意性框圖；圖3展示使用16位乘法器進行的32位乘法的主運算；圖4展示根據(jù)圖2的預處理器的實施例；圖5到圖7展示具有乘法器操作數(shù)及結(jié)果格式的表；圖8以框圖展示桶式移位器的實施例；圖9是展示桶式移位器模式、方向及量值控制的表；圖10及圖11是展示桶式移位器多路復用器配置矩陣的表；圖12是展示數(shù)據(jù)累加器多路復用器配置矩陣的表；
圖13是展示數(shù)據(jù)累加器多路復用器配置矩陣的另一表；圖14是展示溢出與飽和運算實例的表；圖15是展示飽和與溢出模式的表；圖16是舍入與數(shù)據(jù)總線飽和邏輯框圖；圖17是展示舍入多路復用器編碼及函數(shù)的表；圖18是展示常規(guī)及收斂舍入模式的表；且圖19是尋找第一指令硬件框圖。盡管已參考本發(fā)明的實例性實施例來描繪、描述及界定本發(fā)明的各實施例，但此些參考并不意味著限定本發(fā)明，且不應推斷出存在此限定。所揭示的標的物能夠在形式及功能上具有大量修改、更改及等效形式，相關(guān)領(lǐng)域的且受益于本發(fā)明的技術(shù)人員將會聯(lián)想到此些修改、更改及等效形式。所描繪及所描述的本發(fā)明的各實施例僅作為實例，而并非是對本發(fā)明范圍的窮盡性說明。
具體實施例方式根據(jù)本發(fā)明的教示內(nèi)容，DSP可通過將每一 32位操作數(shù)分裂成兩個16位操作數(shù)而在無專用硬件的情況下處置32位乘法。接著必須執(zhí)行多個乘法、移位及加法以實現(xiàn)相應的32或64位結(jié)果。所述DSP通常具有η位乘法器，其中η < 32，舉例來說，可包括17位乘法器。此乘法器可配置以執(zhí)行不同類型的乘法。取決于操作數(shù)，可執(zhí)行不同類型的乘法，乘法器必須針對所述乘法來加以配置。舉例來說，在兩個操作數(shù)均帶正負號的乘法中，必須以不同于其中兩個操作數(shù)均不帶正負號的運算或不同于其中僅一個操作數(shù)帶正負號的運算的方式來配置乘法器?？梢韵挛膶⒏敿毥忉尩牟煌绞絹韺崿F(xiàn)此配置。圖3展示使用四個16位寄存器及可操作以執(zhí)行帶正負號、不帶正負號及混合帶正負號乘法的16位乘法器進行的32位乘法的簡化實例。如可看出，為了接收64位結(jié)果，必需四個不同類型的乘法。運算350執(zhí)行其中操作數(shù)310及330兩者均帶正負號(因為兩個操作數(shù)表示32位操作數(shù)的最高有效位(MSB)或上半部)的乘法。為了 64位結(jié)果，此運算的結(jié)果在饋送到加法器390之前被左移32個位。為了其它精確度，此運算的結(jié)果可在饋送到加法器390之前被左移8、16或M個位，此取決于實施方案。運算360將表示第一 32位操作數(shù)的下半部或最低有效位(LSB)的不帶正負號的16位部分320與表示第二操作數(shù)的 MSB的帶正負號的部分330相乘。類似地，運算370將表示第二 32位操作數(shù)的下半部或最低有效位(LSB)的不帶正負號的16位部分340與表示第一操作數(shù)的MSB的帶正負號的部分310相乘。因此，在這兩種情況下，必定執(zhí)行具有混合類型的運算，其中將一個操作數(shù)視作帶正負號的操作數(shù)且將另一操作數(shù)視作不帶正負號的操作數(shù)。為了 64位結(jié)果，運算360 及370的結(jié)果在饋送到加法器390之前被左移16個位。為了其它精確度，不同的移位值相應地適用。最后，取決于精確度，必須通過運算380將兩個操作數(shù)320、340的表示所述兩個操作數(shù)的LSB的下半部相乘。在將每一運算的結(jié)果適當移位之后通過運算390將相應結(jié)果相加以提供恰當結(jié)果。可對最終結(jié)果應用額外移位。為了執(zhí)行運算350、360、370及380，每一乘法可需要乘法器或操作數(shù)或兩者的重新配置。換句話說，必需用于配置乘法器或轉(zhuǎn)換操作數(shù)的單獨步驟，此導致額外步驟且因此顯著延長運算。
根據(jù)本發(fā)明的教示內(nèi)容，可使用表示32位字的寄存器或存儲器位置的關(guān)聯(lián)性來控制乘法器的運算模式或控制按乘法器的需要操縱操作數(shù)的預處理器。根據(jù)各種實施例， 對于DSP，操作數(shù)通常存儲于特定寄存器或存儲器位置中。舉例來說，DSP引擎可使用四個通用寄存器或四個特定存儲器位置來存儲用于特定運算(例如2η位乘法)的操作數(shù)。用于執(zhí)行2η位乘法的寄存器的每一組合可自動觸發(fā)乘法器單元的特定運算模式。其在32位加載運算始終在寄存器堆或存儲器中的預定義邊界上執(zhí)行的情況下可尤其有用。因此，舉例來說，在具有用于存儲操作數(shù)的四個工作寄存器W5、W6、W7及W8的DSP中，始終將32位字存儲于奇數(shù)寄存器及接著的偶數(shù)寄存器中，舉例來說，寄存器W5(圖3中的310)及W6(圖 3中的320)。類似地，當使用存儲器時，可取決于實施方案而始終以偶數(shù)地址或奇數(shù)地址開始來存儲32位字。因此，根據(jù)此方案，W5及W7(奇數(shù)寄存器)或偶數(shù)存儲器地址將始終被視為帶正負號的值，且來自W4及W6 (偶數(shù)寄存器)或存儲器中的奇數(shù)地址的操作數(shù)將始終被視為不帶正負號的值。這些寄存器或存儲器位置中的任一者可用于執(zhí)行DSP引擎的需要配置乘法器單元的某些運算。因此，可使用用于配置乘法器的運算模式的特定配置寄存器來設(shè)定相應模式。舉例來說，所述配置寄存器可包含對帶正負號乘法的設(shè)定及對不帶正負號乘法的設(shè)定。根據(jù)各種實施例，包含第三混合模式設(shè)定，其導致取決于用于第一及第二操作數(shù)的寄存器或存儲器地址的指派而進行的自動選擇。在其中圖3中所示的寄存器如括號中所示被指派的一種情況下，使用寄存器W5及W7作為第一及第二操作數(shù)的指令自動選擇帶正負號模式。在執(zhí)行乘法的指令中選擇寄存器W6及W8作為第一及第二操作數(shù)自動選擇不帶正負號模式。 選擇寄存器W5及W8導致帶正負號模式與不帶正負號模式的組合，其中將W5視作帶正負號且將W8視作不帶正負號，且選擇寄存器W6及W7導致此模式，其中將W7視作帶正負號且將 W6視作不帶正負號。當使用存儲器位置時，發(fā)生類似的解碼。此處，偶數(shù)地址可用于指示帶正負號的值，且奇數(shù)地址用于不帶正負號的值。因此，不必對乘法器進行重新配置且DSP引擎將針對借助“較低位”DSP引擎執(zhí)行32位計算所必需的相應步驟執(zhí)行正確結(jié)果。各種實施例促進帶正負號擴展精確度算法的執(zhí)行。舉例來說，一旦乘法器經(jīng)配置以自動設(shè)定操作數(shù)模式，就可接著依序執(zhí)行擴展精確度乘法累加(MAC)類指令及交叉乘法而不顧及操作數(shù)類型。以下典型的DSP指令可與此可特別配置的DSP引擎一起使用表 權(quán)利要求
1.一種處理器，其包括至少一個乘法器單元，其可經(jīng)控制以在帶正負號模式、不帶正負號模式或混合正負號模式中運算；乘法器單元模式解碼器，其與所述乘法器單元耦合，接收第一及第二操作數(shù)的位置信息，其中所述乘法器模式解碼器控制所述乘法器單元以在所述混合正負號模式中時取決于所述位置信息而在帶正負號模式、不帶正負號模式或組合的帶正負號/不帶正負號模式中運算。
2.根據(jù)權(quán)利要求1所述的處理器，其中所述乘法器單元包括可控制以執(zhí)行兩個輸入操作數(shù)的帶正負號乘法、不帶正負號乘法或混合正負號乘法的η位乘法器。
3.根據(jù)權(quán)利要求1所述的處理器，其中所述乘法器單元包括乘法器數(shù)據(jù)預處理器，其耦合到所述乘法器單元以獨立地對所述兩個輸入操作數(shù)進行正負號或零擴展，及帶正負號乘法器。
4.根據(jù)權(quán)利要求3所述的處理器，其中所述帶正負號乘法器為η+1位乘法器。
5.根據(jù)權(quán)利要求1所述的處理器，其進一步包括用以選擇所述帶正負號模式、所述不帶正負號模式或所述混合正負號模式的控制寄存器，在所述混合正負號模式中執(zhí)行帶正負號乘法、不帶正負號乘法或組合的帶正負號/不帶正負號乘法的自動選擇。
6.根據(jù)權(quán)利要求1所述的處理器，其中所述位置信息包括寄存器是來自多個工作寄存器的奇數(shù)寄存器還是偶數(shù)寄存器。
7.根據(jù)權(quán)利要求1所述的處理器，其中第一及第二操作數(shù)由數(shù)據(jù)存儲器供應，且所述位置信息包括地址是存儲器中的奇數(shù)地址還是偶數(shù)地址。
8.根據(jù)權(quán)利要求2所述的處理器，其中所述第一操作數(shù)選自第一組的兩個相連寄存器，且所述第二操作數(shù)選自第二組的兩個相連寄存器。
9.根據(jù)權(quán)利要求1所述的處理器，其進一步包括具有適應至少由所述乘法器產(chǎn)生的結(jié)果的大小的大小的桶式移位器。
10.根據(jù)權(quán)利要求9所述的處理器，其進一步包括與至少一個累加器及所述桶式移位器耦合的加法器，其中所述乘法器、累加器、桶式移位器為數(shù)字信號處理(DSP)引擎的一部分。
11.根據(jù)權(quán)利要求10所述的處理器，其進一步包括耦合在所述乘法器與所述桶式移位器之間的結(jié)果擴展單元及與所述結(jié)果擴展單元耦合的零回填單元。
12.根據(jù)權(quán)利要求10所述的處理器，其進一步包括與所述累加器耦合的舍入邏輯。
13.根據(jù)權(quán)利要求10所述的處理器，其中所述DSP引擎為具有多個16位寄存器的16 位DSP引擎，且其中所述桶式移位器及所述累加器各自包括40位。
14.根據(jù)權(quán)利要求10所述的處理器，其進一步包括微控制器單元，其中至少所述乘法器由所述微控制器單元與所述DSP共享以執(zhí)行算術(shù)微控制器指令。
15.根據(jù)權(quán)利要求3所述的處理器，其中在帶正負號模式中，所述乘法器數(shù)據(jù)預處理器對所有輸入數(shù)據(jù)進行帶正負號擴展，在不帶正負號模式中，乘法器數(shù)據(jù)預處理器對所有輸入數(shù)據(jù)進行零擴展，且在混合正負號模式中，所述乘法器模式解碼器引導所述乘法器數(shù)據(jù)預處理器以在輸入的源為奇數(shù)寄存器編號或奇數(shù)存儲器地址的情況下對所述輸入進行正負號擴展，或者在輸入的源為偶數(shù)寄存器編號或偶數(shù)存儲器地址的情況下對所述輸入進行零擴展。
16.一種用于在處理器中執(zhí)行乘法的方法，其包括以下步驟將來自第一位置的第一 η位操作數(shù)提供到乘法器單元，其中所述乘法器單元可經(jīng)控制以在帶正負號模式、不帶正負號模式或組合的帶正負號/不帶正負號模式中運算； 將來自第二位置的第二操作數(shù)提供到所述乘法器單元；解碼所述第一及第二操作數(shù)的所述位置并控制所述乘法器單元以在其中取決于所述位置而執(zhí)行帶正負號乘法、不帶正負號乘法或組合的帶正負號/不帶正負號乘法的混合模式中運算。
17.根據(jù)權(quán)利要求16所述的方法，其中將所述第一及第二操作數(shù)存儲于寄存器中，且所述位置包括寄存器是來自多個工作寄存器的奇數(shù)寄存器還是偶數(shù)寄存器。
18.根據(jù)權(quán)利要求16所述的方法，其中由數(shù)據(jù)存儲器供應第一及第二操作數(shù)，且所述位置包括地址是存儲器中的奇數(shù)地址還是偶數(shù)地址。
19.根據(jù)權(quán)利要求17所述的方法，其中從第一組的兩個相連寄存器中選擇所述第一操作數(shù)，且從第二組的兩個相連寄存器中選擇所述第二操作數(shù)。
20.根據(jù)權(quán)利要求16所述的方法，其中控制寄存器確定所述乘法器單元是在所述帶正負號模式、不帶正負號模式還是所述混合模式中運算。
21.根據(jù)權(quán)利要求20所述的方法，其中所述乘法器單元包括帶正負號乘法器，且 在帶正負號模式中，對所述第一及第二操作數(shù)進行帶正負號擴展，在不帶正負號模式中，對所述第一及第二操作數(shù)進行零擴展，且在混合正負號模式中，在所述第一或第二操作數(shù)由奇數(shù)寄存器編號或奇數(shù)存儲器地址供應的情況下，對所述第一或第二操作數(shù)進行正負號擴展，或者在所述第一或第二操作數(shù)由偶數(shù)寄存器編號或偶數(shù)存儲器地址供應的情況下，對所述第一或第二操作數(shù)進行零擴展。
22.一種用于使用4個η位數(shù)據(jù)字執(zhí)行2η位乘法的方法，其包括以下步驟 將所述2η位乘法的第一操作數(shù)存儲于第一組的兩個相連寄存器或兩個相連存儲器位置中；將所述2η位乘法的第二操作數(shù)存儲于第二組的兩個相連寄存器或兩個相連存儲器地址中；由可控制乘法器單元使用所述第一組的第一寄存器或存儲器地址及所述第二組的第一寄存器或存儲器地址來執(zhí)行第一乘法，并將相關(guān)聯(lián)的第一結(jié)果移位，由所述可控制乘法器單元使用所述第一組的所述第一寄存器或存儲器地址及所述第二組的第二寄存器或存儲器地址來執(zhí)行第二乘法以產(chǎn)生相關(guān)聯(lián)的第二結(jié)果，由所述可控制乘法器單元使用所述第二組的所述第一寄存器或存儲器地址及所述第一組的第二寄存器或存儲器地址來執(zhí)行第三乘法以產(chǎn)生相關(guān)聯(lián)的第三結(jié)果，其中對于每一乘法，所述乘法器單元經(jīng)自動控制以取決于所述寄存器或地址的所述位置而在帶正負號模式、不帶正負號模式或組合的帶正負號/不帶正負號模式中運算；將所述第一、第二及第三結(jié)果相加以產(chǎn)生最終結(jié)果并將所述最終結(jié)果存儲于寄存器或存儲器中。
23.根據(jù)權(quán)利要求22所述的方法，其中所述位置包括寄存器是來自多個工作寄存器的奇數(shù)寄存器還是偶數(shù)寄存器。
24.根據(jù)權(quán)利要求22所述的方法，其中所述位置包括地址是存儲器中的奇數(shù)地址還是偶數(shù)地址。
25.根據(jù)權(quán)利要求22所述的方法，其中控制寄存器確定所述乘法器是在帶正負號模式、不帶正負號模式還是混合正負號模式中運算。
26.根據(jù)權(quán)利要求25所述的方法，其中在帶正負號模式中，對乘法器的所有輸入進行帶正負號擴展，且在混合正負號模式中，在所述乘法器的輸入由奇數(shù)寄存器編號或奇數(shù)存儲器地址供應的情況下，對所述輸入進行正負號擴展，或者在所述乘法器的輸入由偶數(shù)寄存器編號或偶數(shù)存儲器地址供應的情況下，對所述輸入進行零擴展。
27.根據(jù)權(quán)利要求22所述的方法，其中將所述第二及第三結(jié)果移位，且所述方法進一步包括以下步驟由所述可控制乘法器使用所述第一組的所述第二寄存器或存儲器地址及所述第二組的所述第二寄存器或存儲器地址來執(zhí)行第四乘法以產(chǎn)生相關(guān)聯(lián)的第四結(jié)果，且其中將所述第四結(jié)果與所述第一、第二及第三結(jié)果相加以產(chǎn)生所述最終結(jié)果。
28.根據(jù)權(quán)利要求27所述的方法，其中控制寄存器確定所述乘法器單元是在帶正負號模式、不帶正負號模式還是混合正負號模式中運算。
29.根據(jù)權(quán)利要求觀所述的方法，其中所述乘法器單元包括帶正負號乘法器，且在帶正負號模式中，對所述乘法器的所有輸入進行帶正負號擴展，在不帶正負號模式中，對所述乘法器的所有輸入進行零擴展，且在混合正負號模式中，在所述乘法器的輸入由奇數(shù)寄存器編號或奇數(shù)存儲器地址供應的情況下，對所述輸入進行正負號擴展，或者在所述乘法器的輸入由偶數(shù)寄存器編號或偶數(shù)存儲器地址供應的情況下，對所述輸入進行零擴展。
全文摘要
本發(fā)明涉及一種處理器，其可具有至少一個乘法器單元，其可經(jīng)控制以在帶正負號模式、不帶正負號模式或混合正負號模式中運算；乘法器單元模式解碼器，其與所述乘法器單元耦合，接收第一及第二操作數(shù)的位置信息，其中所述乘法器模式解碼器控制所述乘法器單元以在所述混合正負號模式中時取決于所述位置信息而在帶正負號模式、不帶正負號模式或組合的帶正負號/不帶正負號模式中運算。
文檔編號G06F9/302GK102356378SQ201080012650
公開日2012年2月15日 申請日期2010年5月21日 優(yōu)先權(quán)日2009年5月27日
發(fā)明者賽圖·杜賴薩米, 邁克爾·I·卡瑟伍德 申請人:密克羅奇普技術(shù)公司