專(zhuān)利名稱(chēng)：一種多核處理器片內(nèi)數(shù)據(jù)總線(xiàn)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種多核處理器芯片內(nèi)的總線(xiàn)網(wǎng)絡(luò)結(jié)構(gòu)，特別是各內(nèi)核之間數(shù)據(jù)通訊 總線(xiàn)的設(shè)計(jì)結(jié)構(gòu)。
背景技術(shù)：
隨著微電子技術(shù)逐步邁入納米層次，隨之而來(lái)的問(wèn)題是處理器內(nèi)部的銅線(xiàn)線(xiàn)寬太 過(guò)纖細(xì)，以至于線(xiàn)與線(xiàn)之間電子相互吸引產(chǎn)生電子躍遷；更細(xì)的線(xiàn)寬意味著故障率顯著提 高；芯片的功耗已經(jīng)嚴(yán)重影響到了處理器的性能。作為人類(lèi)已能掌握的微觀(guān)極限，今后已經(jīng) 很難再利用更細(xì)的線(xiàn)寬、更微小的電路來(lái)實(shí)現(xiàn)處理器的性能提升，也即緊緊依靠電子技術(shù) 的進(jìn)步已經(jīng)無(wú)法繼續(xù)支撐處理器性能的持續(xù)改進(jìn)。因此，依靠體系結(jié)構(gòu)的改進(jìn)已經(jīng)成為未來(lái)處理器性能改進(jìn)的核心。其中，多核處理 器被公認(rèn)為主流方向。多核處理器又稱(chēng)為單芯片多處理器，通過(guò)在單一芯片內(nèi)部集成多個(gè) 微內(nèi)核來(lái)提高處理器的性能。與以往的以設(shè)計(jì)精巧、結(jié)構(gòu)復(fù)雜的傳統(tǒng)處理器相比，多核處理 器利用現(xiàn)成的結(jié)構(gòu)相對(duì)簡(jiǎn)單、性能可靠的處理器內(nèi)核為核心，不僅可以降低芯片級(jí)驗(yàn)證的 難度，而且可以極大地提高處理器的性能、降低功耗。如表1所示，為對(duì)現(xiàn)有多核處理器的歸納。
項(xiàng)目或芯片結(jié)構(gòu)數(shù)據(jù)帶寬計(jì)算模型路由分類(lèi)PADDI交叉條16VLIW靜態(tài)PADDI-2交叉條16VLIW靜態(tài)DP-FPGA2維格柵1&4SIMD靜態(tài)KressArray2維格柵32SIMD靜態(tài)RaPID1維陣列16SIMD靜態(tài)REMARC2維格柵16SIMD靜態(tài)XPP64A12維格柵24SIMD靜態(tài)GarP2維格柵2SIMD靜態(tài)Pleiades2維格柵16SIMD動(dòng)態(tài)RAW2維格柵32MIMD動(dòng)態(tài)
權(quán)利要求
1.一種多核處理器片內(nèi)數(shù)據(jù)總線(xiàn)，其特征在于具有與內(nèi)核(101) —一對(duì)應(yīng)的路由控 制單元(102)；路由控制單元(10 與內(nèi)核(101)之間具有內(nèi)核數(shù)據(jù)傳輸總線(xiàn)，并且相鄰路 由控制單元(10 之間具有2對(duì)、3對(duì)或4對(duì)路由數(shù)據(jù)傳輸總線(xiàn)；所述路由控制單元(102) 同時(shí)具有靜態(tài)路由交換單元和動(dòng)態(tài)路由交換單元；所述靜態(tài)路由交換單元，包括靜態(tài)路由器(11)、DMA輸入器(1 和DMA輸出器(13)， 靜態(tài)路由器(11)包括4個(gè)外部輸入端和1個(gè)內(nèi)核輸入端，以及4個(gè)外部輸出端和1個(gè)內(nèi)核 輸出端；4個(gè)外部輸入端與4個(gè)外部輸出端分別與路由數(shù)據(jù)傳輸總線(xiàn)相連；1個(gè)內(nèi)核輸入端 與內(nèi)核數(shù)據(jù)傳輸總線(xiàn)直接相連或經(jīng)DMA輸入器(1 后與內(nèi)核數(shù)據(jù)傳輸總線(xiàn)相連；1個(gè)內(nèi)核 輸出端與內(nèi)核數(shù)據(jù)傳輸總線(xiàn)直接相連或經(jīng)DMA輸出器(1 后與內(nèi)核數(shù)據(jù)傳輸總線(xiàn)相連；所述動(dòng)態(tài)路由交換單元，包括輸入控制器和動(dòng)態(tài)路由器0 ；所述輸入控制器 (21)，具有5個(gè)輸入端與5個(gè)輸出端，其中5個(gè)輸入端分別與內(nèi)核數(shù)據(jù)傳輸總線(xiàn)和路由數(shù)據(jù) 傳輸總線(xiàn)的輸入端相連；所述動(dòng)態(tài)路由器0 具有5個(gè)輸入端與5個(gè)輸出端，其中動(dòng)態(tài)路 由器02)的5個(gè)輸入端分別與輸入控制器的5個(gè)輸出端相連，動(dòng)態(tài)路由器02)中的 有4個(gè)輸出端與數(shù)據(jù)傳輸總線(xiàn)相連，1個(gè)輸出端與內(nèi)核數(shù)據(jù)傳輸總線(xiàn)相連；所述輸入控制器包括輸入仲裁011)和5個(gè)輸入緩沖012)，5個(gè)輸入緩沖(212) 在輸入仲裁011)的控制下將從5個(gè)輸入端輸入的數(shù)據(jù)緩沖輸出，輸入仲裁(211)根據(jù)輸 入緩沖012)的反饋狀態(tài)對(duì)5個(gè)輸入緩沖011)進(jìn)行選通控制；所述動(dòng)態(tài)路由器0 包括路由邏輯(221)和交叉路由022)，交叉路由(22 在路由 邏輯021)的控制下對(duì)5個(gè)輸入端的數(shù)據(jù)動(dòng)態(tài)路由輸出；
2.根據(jù)權(quán)利要求1所述的一種多核處理器片內(nèi)數(shù)據(jù)總線(xiàn)，其特征在于所述靜態(tài)路由 器(11)包括多個(gè)多路數(shù)據(jù)選擇器，所述多路數(shù)據(jù)選擇器通過(guò)交互連接將靜態(tài)路由器(11) 的輸入端與輸出端連通；多路數(shù)據(jù)選擇器對(duì)輸出數(shù)據(jù)的選擇是通過(guò)載入外部配置代碼確 定。
3.根據(jù)權(quán)利要求1所述的一種多核處理器片內(nèi)數(shù)據(jù)總線(xiàn)，其特征在于所述DMA輸入 器(12)包括FIFO (121)、輸入地址控制器(122)、DMA輸入存儲(chǔ)器(123)；所述FIFO (121)根 據(jù)DMA的輸入使能信號(hào)選擇將數(shù)據(jù)通過(guò)DMA輸入存儲(chǔ)器(12 或直接輸出到內(nèi)核輸出端； 輸入地址控制器(12 為DMA輸入存儲(chǔ)器(12 提供寫(xiě)入數(shù)據(jù)所需的地址信號(hào)。
全文摘要
一種多核處理器片內(nèi)數(shù)據(jù)總線(xiàn)，包括具有與內(nèi)核(101)一一對(duì)應(yīng)的路由控制單元(102)；路由控制單元(102)與內(nèi)核(101)之間具有內(nèi)核數(shù)據(jù)傳輸總線(xiàn)，并且相鄰路由控制單元(102)之間還有2對(duì)、3對(duì)或4對(duì)路由數(shù)據(jù)傳輸總線(xiàn)；所述路由控制單元(102)同時(shí)具有靜態(tài)路由交換單元和動(dòng)態(tài)路由交換單元。本發(fā)明的總線(xiàn)網(wǎng)絡(luò)結(jié)構(gòu)，在實(shí)現(xiàn)高吞吐率的數(shù)據(jù)流傳遞的同時(shí)，又實(shí)現(xiàn)了靈活的數(shù)據(jù)變量的傳遞。
文檔編號(hào)G06F13/28GK102063408SQ20101060225
公開(kāi)日2011年5月18日 申請(qǐng)日期2010年12月13日 優(yōu)先權(quán)日2010年12月13日
發(fā)明者宋立國(guó) 申請(qǐng)人:中國(guó)航天科技集團(tuán)公司第九研究院第七七二研究所, 北京時(shí)代民芯科技有限公司