專利名稱：實(shí)現(xiàn)irig-b信號(hào)解碼校時(shí)的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及嵌入式計(jì)算機(jī)平臺(tái)領(lǐng)域，特別涉及嵌入式計(jì)算機(jī)分布式系統(tǒng)校時(shí)技術(shù) 領(lǐng)域，具體是指一種基于CPCI總線的IRIG-B信號(hào)解碼校時(shí)卡裝置及其方法。
背景技術(shù)：
電力系統(tǒng)通常采用事件順序(SOE，Sequence Of Event)來確定電力故障的先后， 進(jìn)行電力系統(tǒng)故障推理分析的依據(jù)，SOE時(shí)間的正確性直接會(huì)影響到故障分析的結(jié)果。產(chǎn)生這些SOE的正是諸如測(cè)控裝置、微機(jī)保護(hù)裝置、故障錄波裝置、PMU裝置、小 電流選線裝置、消弧線圈自動(dòng)裝置、AVQC裝置、狀態(tài)監(jiān)測(cè)裝置、直流絕緣監(jiān)測(cè)裝置等信息采 集控制的微機(jī)裝置，這些微機(jī)裝置根據(jù)自身的不同原理和特點(diǎn)分別成為監(jiān)控系統(tǒng)、繼電保 護(hù)故障信息分析系統(tǒng)、狀態(tài)在線監(jiān)測(cè)分析系統(tǒng)、WAMAP系統(tǒng)等電力生產(chǎn)調(diào)度、電力運(yùn)行維護(hù) 分析、電力故障分析、電力故障預(yù)測(cè)分析的基本單元。只有保證微機(jī)裝置的系統(tǒng)時(shí)鐘的正確，才能保證事件記錄的時(shí)間的正確可用，所 以各微機(jī)裝置的時(shí)鐘同步問題就顯得十分重要。目前在現(xiàn)有技術(shù)中，常規(guī)的微機(jī)裝置產(chǎn)品基本上采用脈沖方式(PPM、PPS)，該方式 簡(jiǎn)單實(shí)用，但需要外部補(bǔ)充年、月、日、時(shí)、分、秒的時(shí)間信息，如果與主站配合不好，會(huì)帶來 很大的誤差，給電力系統(tǒng)故障分析帶來很大的困難，無法體現(xiàn)GPS的優(yōu)越性。IRIG(Inter-Range Instrumentation Group)是美國靶場(chǎng)司令部委員會(huì)的下屬機(jī) 構(gòu)，稱為“靶場(chǎng)時(shí)間組”。IRIG時(shí)間標(biāo)準(zhǔn)有兩大類(1) 一類是并行時(shí)間碼格式，這類碼由于是并行格式，傳輸距離較近，且是二進(jìn)制， 因此遠(yuǎn)不如串行格式廣泛；(2)另一類是串行時(shí)間碼，共有六種格式，即A、B、D、E、G、H。它們的主要差別是時(shí)間碼的幀速率不同。B碼的主要特點(diǎn)是時(shí)幀速率為1幀/s ； 攜帶信息量大，經(jīng)譯碼后可獲得l、10、100、1000c/s的脈沖信號(hào)和BCD編碼的時(shí)間信息及控 制功能信息；高分辨率；調(diào)制后的B碼帶寬，適用于遠(yuǎn)距離傳輸；分直流、交流兩種；具有接 口標(biāo)準(zhǔn)化，國際通用。IRIG-B(DC)時(shí)間碼格式是常規(guī)的公知技術(shù)，請(qǐng)參閱圖1所示，其幀速 率為1幀/s，可將1幀(Is)分為10個(gè)字，每字為10位，每位的周期均為10ms。每位都以 高電平開始，其持續(xù)時(shí)間分為3種類型2ms (如二進(jìn)制“0”碼和索引標(biāo)志)、5ms (如二進(jìn)制 “1”碼)和8ms (如參考碼元，即每秒開始的第一字的第一位；位置標(biāo)志PO P9，即每個(gè)字 的第十位)。第一個(gè)字傳送的是秒(s)信息，第二個(gè)字是分(min)信息，第三個(gè)字是時(shí)(h) 信息，第四、五個(gè)字是日(d)(從1月1日開始計(jì)算的年積日)。另外，在第八個(gè)字和第十個(gè) 字中分別有3位表示上站和分站的特標(biāo)句柄元。由此可見要對(duì)IRIG-B信號(hào)進(jìn)行解碼并識(shí)別必須進(jìn)行脈寬檢測(cè)，在目前的技術(shù)方案中還沒有一種完整的實(shí)現(xiàn)方案，另外要將IRIG-B解碼數(shù)據(jù)送給主CPU，還要通過CPCI總 線進(jìn)行傳送。CPCI (壓縮PCI，CompactPCI)是計(jì)算機(jī)PCI總線在嵌入式領(lǐng)域的擴(kuò)展，硬件結(jié)構(gòu) 改金手指板卡連接為IEC 2mm高密度針孔連接，總線規(guī)范規(guī)定了背板上各插槽之間，系統(tǒng) 槽與背板，I/O模板與背板之間嚴(yán)格的互連關(guān)系，定義了背板、模板和前后面板的結(jié)構(gòu)和尺 寸。定義Pl支持32位PCI操作，Pl和P2支持64位PCI操作，P3、P4和P5留給用戶使用 或作為總線擴(kuò)展用。規(guī)范還為33MHz和66MHz工作頻率的Clock信號(hào)分布，定義了嚴(yán)格的 設(shè)計(jì)規(guī)則。規(guī)范還定義了系統(tǒng)管理總線，并為背板上每個(gè)插槽定義了唯一對(duì)應(yīng)的物理地址。 CPCI系統(tǒng)由金屬外殼和前、后面板組成的整體導(dǎo)電以及電路設(shè)計(jì)，使得CPCI具有電磁輻射 屏蔽和靜電釋放能力，表現(xiàn)出良好的電磁兼容性。因此CPCI (Compact PCI)總線嵌入式計(jì) 算機(jī)在工業(yè)生產(chǎn)領(lǐng)域表現(xiàn)出極高的安全可靠性。

發(fā)明內(nèi)容
本發(fā)明的目的是克服了上述現(xiàn)有技術(shù)中的缺點(diǎn)，提供一種能夠?qū)⒏魑C(jī)裝置的本 地時(shí)鐘保持同步、有效控制時(shí)鐘誤差、結(jié)構(gòu)簡(jiǎn)單實(shí)用、工作性能穩(wěn)定可靠、適用范圍較為廣 泛的基于CPCI總線的IRIG-B信號(hào)解碼校時(shí)卡裝置及其方法。為了實(shí)現(xiàn)上述的目的，本發(fā)明的基于CPCI總線的IRIG-B信號(hào)解碼校時(shí)卡裝置及 其方法如下該基于CPCI總線的IRIG-B信號(hào)解碼校時(shí)卡裝置，其主要特點(diǎn)是，所述的裝置包括 CPCI接口模塊、中央解碼控制模塊、B碼信號(hào)磁隔離輸入模塊、顯示輸出模塊和電源模塊， 所述的電源模塊與其它各個(gè)模塊均相連接，所述的B碼信號(hào)磁隔離輸入模塊通過所述的中 央解碼控制模塊與所述的顯示輸出模塊相連接，所述的中央解碼控制模塊通過所述的CPCI 接口模塊接入主機(jī)系統(tǒng)的CPCI總線。該基于CPCI總線的IRIG-B信號(hào)解碼校時(shí)卡裝置中的中央解碼控制模塊包括中央 控制單元和B碼信號(hào)解碼單元，所述的B碼信號(hào)解碼單元與所述的中央控制單元相連接。該基于CPCI總線的IRIG-B信號(hào)解碼校時(shí)卡裝置中的B碼信號(hào)磁隔離輸入模塊包 括TTL信號(hào)磁隔離輸入單元、RS485信號(hào)接收磁隔離輸入單元和模數(shù)轉(zhuǎn)換磁隔離輸入單元， 所述的TTL信號(hào)磁隔離輸入單元、RS485信號(hào)接收磁隔離輸入單元和模數(shù)轉(zhuǎn)換磁隔離輸入 單元均與所述的中央解碼控制模塊相連接。該基于CPCI總線的IRIG-B信號(hào)解碼校時(shí)卡裝置中的顯示輸出模塊包括LED顯 示單元和控制信號(hào)磁隔離輸出單元，所述的LED顯示單元與所述的中央解碼控制模塊相連 接，且該中央解碼控制模塊通過所述的控制信號(hào)磁隔離輸出單元與報(bào)警繼電器相連接。該基于上述的裝置實(shí)現(xiàn)IRIG-B信號(hào)解碼校時(shí)的方法，其主要特點(diǎn)是，所述的方法 包括以下步驟(1)所述的裝置插入主機(jī)系統(tǒng)的CPCI接口槽，主機(jī)系統(tǒng)為該裝置分配系統(tǒng)資源；(2)所述的B碼信號(hào)磁隔離輸入模塊接收外界的B碼信號(hào)；(3)所述的B碼信號(hào)磁隔離輸入模塊將接收到的B碼信號(hào)送入所述的中央解碼控 制模塊中；(4)所述的中央解碼控制模塊對(duì)該B碼信號(hào)進(jìn)行脈寬檢測(cè)解碼處理，并得到相應(yīng)
4的校時(shí)信息；(5)所述的中央解碼控制模塊根據(jù)所得到的校時(shí)信息向顯示輸出模塊發(fā)送輸出控 制信息；(6)所述的中央解碼控制模塊將該校時(shí)信息通過所述的CPCI接口模塊送至CPCI 總線上所接入的遠(yuǎn)端設(shè)備，所述的遠(yuǎn)端設(shè)備根據(jù)該校時(shí)信息進(jìn)行時(shí)間同步校正處理。該實(shí)現(xiàn)IRIG-B信號(hào)解碼校時(shí)的方法中的脈寬檢測(cè)解碼處理，包括以下步驟(11)所述中央解碼控制模塊讀取B碼信號(hào)中的碼元；(12)判斷該碼元的碼元值的范圍；(13)如果該碼元值落入1900 2100區(qū)間，則置接收比特位為0 ；(14)如果該碼元值落入4900 5100區(qū)間，則置接收比特位為1 ；(15)如果該碼元值落入7900 8100區(qū)間，則設(shè)置接收比特位置標(biāo)志P ；(16)否則將計(jì)數(shù)器清零，并將脈寬計(jì)數(shù)值清零，返回上述步驟(11)；(17)將計(jì)數(shù)器的值增加1 ；(18)判斷計(jì)數(shù)器的值是否大于100 ；(19)如果是，則將計(jì)數(shù)器清零，向主機(jī)系統(tǒng)發(fā)送出錯(cuò)中斷，并將脈寬計(jì)數(shù)值清零， 返回上述步驟(11)；(20)如果否，則判斷該接收比特位置標(biāo)志P是否正確；(21)如果正確，則根據(jù)B碼信號(hào)中的時(shí)間信息產(chǎn)生校時(shí)信息，并將脈寬計(jì)數(shù)值清 零，返回上述步驟(11)；(22)如果不正確，則將計(jì)數(shù)器清零，并將脈寬計(jì)數(shù)值清零，返回上述步驟(11)；(23)直到B碼信號(hào)中全部碼元均處理完畢后結(jié)束。該實(shí)現(xiàn)IRIG-B信號(hào)解碼校時(shí)的方法中的校時(shí)信息包括年、月、日、時(shí)、分、秒信息。采用了該發(fā)明的基于CPCI總線的IRIG-B信號(hào)解碼校時(shí)卡裝置及其方法，由于其 中通過對(duì)IRIG-B碼信號(hào)進(jìn)行脈寬檢測(cè)解碼，并將解碼后的校時(shí)信息輸出同時(shí)通過CPCI總 線傳送至CPCI總線上的其它遠(yuǎn)端設(shè)備，以供這些設(shè)備進(jìn)行時(shí)鐘同步校正操作，從而有效保 證了系統(tǒng)中各微機(jī)裝置的本地時(shí)鐘保持同步，并能夠?qū)⒏鱾€(gè)微機(jī)裝置本地時(shí)鐘彼此誤差控 制在0. Olms以內(nèi)，不僅結(jié)構(gòu)簡(jiǎn)單實(shí)用，而且工作過程快捷高效，工作性能穩(wěn)定可靠，適用范 圍較為廣泛，尤其適用于變電站自動(dòng)化通信系統(tǒng)領(lǐng)域。


圖1為現(xiàn)有技術(shù)中的IRIG-B(DC)時(shí)間碼格式示意圖。圖2為本發(fā)明的基于CPCI總線的IRIG-B信號(hào)解碼校時(shí)卡裝置的硬件結(jié)構(gòu)示意 圖。圖3為本發(fā)明的基于CPCI總線的IRIG-B信號(hào)解碼校時(shí)方法的脈寬檢測(cè)解碼處理 的流程圖。
具體實(shí)施例方式為了能夠更清楚地理解本發(fā)明的技術(shù)內(nèi)容，特舉以下實(shí)施例詳細(xì)說明。請(qǐng)參閱圖1所示
·------------------ 表示電源的供給關(guān)系·=>表示信號(hào)數(shù)據(jù)流向該基于CPCI總線的IRIG-B信號(hào)解碼校時(shí)卡裝置，其中包括CPCI接口模塊、中央 解碼控制模塊、B碼信號(hào)磁隔離輸入模塊、顯示輸出模塊和電源模塊，所述的電源模塊與其 它各個(gè)模塊均相連接，所述的B碼信號(hào)磁隔離輸入模塊通過所述的中央解碼控制模塊與所 述的顯示輸出模塊相連接，所述的中央解碼控制模塊通過所述的CPCI接口模塊接入主機(jī) 系統(tǒng)的CPCI總線。其中，所述的中央解碼控制模塊包括中央控制單元和B碼信號(hào)解碼單元，所述的B 碼信號(hào)解碼單元與所述的中央控制單元相連接；所述的B碼信號(hào)磁隔離輸入模塊包括TTL 信號(hào)磁隔離輸入單元、RS485信號(hào)接收磁隔離輸入單元和模數(shù)轉(zhuǎn)換磁隔離輸入單元，所述的 TTL信號(hào)磁隔離輸入單元、RS485信號(hào)接收磁隔離輸入單元和模數(shù)轉(zhuǎn)換磁隔離輸入單元均 與所述的中央解碼控制模塊相連接。同時(shí)，所述的顯示輸出模塊包括LED顯示單元和控制信號(hào)磁隔離輸出單元，所述 的LED顯示單元與所述的中央解碼控制模塊相連接，且該中央解碼控制模塊通過所述的控 制信號(hào)磁隔離輸出單元與報(bào)警繼電器相連接。再請(qǐng)參閱圖2所示，該基于上述的裝置實(shí)現(xiàn)IRIG-B信號(hào)解碼校時(shí)的方法，其中包 括以下步驟(1)所述的裝置插入主機(jī)系統(tǒng)的CPCI接口槽，主機(jī)系統(tǒng)為該裝置分配系統(tǒng)資源；(2)所述的B碼信號(hào)磁隔離輸入模塊接收外界的B碼信號(hào)；(3)所述的B碼信號(hào)磁隔離輸入模塊將接收到的B碼信號(hào)送入所述的中央解碼控 制模塊中；(4)所述的中央解碼控制模塊對(duì)該B碼信號(hào)進(jìn)行脈寬檢測(cè)解碼處理，并得到相應(yīng) 的校時(shí)信息；所述的脈寬檢測(cè)解碼處理，包括以下步驟(a)所述中央解碼控制模塊讀取B碼信號(hào)中的碼元；(b)判斷該碼元的碼元值的范圍；(c)如果該碼元值落入1900 2100區(qū)間，則置接收比特位為0 ；(d)如果該碼元值落入4900 5100區(qū)間，則置接收比特位為1 ；(e)如果該碼元值落入7900 8100區(qū)間，則設(shè)置接收比特位置標(biāo)志P ；(f)否則將計(jì)數(shù)器清零，并將脈寬計(jì)數(shù)值清零，返回上述步驟(a)；(g)將計(jì)數(shù)器的值增加1 ；(h)判斷計(jì)數(shù)器的值是否大于100 ；(i)如果是，則將計(jì)數(shù)器清零，向主機(jī)系統(tǒng)發(fā)送出錯(cuò)中斷，并將脈寬計(jì)數(shù)值清零，返 回上述步驟(a)；(j)如果否，則判斷該接收比特位置標(biāo)志P是否正確；(k)如果正確，則根據(jù)B碼信號(hào)中的時(shí)間信息產(chǎn)生校時(shí)信息，并將脈寬計(jì)數(shù)值清 零，返回上述步驟(a)；(1)如果不正確，則將計(jì)數(shù)器清零，并將脈寬計(jì)數(shù)值清零，返回上述步驟(a)；(m)直到B碼信號(hào)中全部碼元均處理完畢后結(jié)束；所述的校時(shí)信息包括年、月、日、時(shí)、分、秒信息；
(5)所述的中央解碼控制模塊根據(jù)所得到的校時(shí)信息向顯示輸出模塊發(fā)送輸出控 制信息；(6)所述的中央解碼控制模塊將該校時(shí)信息通過所述的CPCI接口模塊送至CPCI 總線上所接入的遠(yuǎn)端設(shè)備，所述的遠(yuǎn)端設(shè)備根據(jù)該校時(shí)信息進(jìn)行時(shí)間同步校正處理。在實(shí)際使用當(dāng)中，本發(fā)明的基于CPCI總線的IRIG-B信號(hào)解碼校時(shí)卡裝置的具有 以下功能1.具有IRIG-B碼誤碼糾錯(cuò)功能。2.能夠自動(dòng)識(shí)別并接收所有類型IRIG-B信號(hào)。3.有鐘面顯示和軟件調(diào)整功能，計(jì)算機(jī)監(jiān)視器顯示時(shí)、分、秒。4.可工作于Windows 2000及Linux平臺(tái)，隨卡提供該解調(diào)卡的Windows 2K及 Linux驅(qū)動(dòng)軟件)。5.裝置掉電告警輸出當(dāng)工控機(jī)掉電后該接點(diǎn)閉合輸出，直到送電后釋放。6.裝置故障告警輸出當(dāng)工控機(jī)死機(jī)并延時(shí)255秒后該接點(diǎn)閉合輸出，直到工控 機(jī)重啟并加載程序后釋放。7.看門狗復(fù)位脈沖輸出當(dāng)工控機(jī)死機(jī)并延時(shí)255秒后該接點(diǎn)閉合一秒種后自動(dòng) 釋放。相應(yīng)的技術(shù)指標(biāo)如下(1)對(duì)時(shí)精度IRIG-B(DC) < 50us ；IRIG-B(AC) < 400us。(2)對(duì)時(shí)有效期限1970年1月1日0時(shí)0分0秒 2999年12月31日23時(shí)59 分59秒。(3)裝置掉電告警無源輸出接點(diǎn)0. 3A/125VAC或者0. 27A/110DC或者1A/30VDC。(4)裝置故障告警無源輸出接點(diǎn)0. 3A/125VAC或者0. 27A/110DC或者1A/30VDC。(5)看門狗復(fù)位無源脈沖輸出接點(diǎn)0. 3A/125VAC或者0. 27A/110DC或者 1A/30VDC，脈寬 Is。對(duì)于IRIG-B信號(hào)接收調(diào)制，由于IRIG-B信號(hào)有以下兩種表現(xiàn)形式· IRIG-B-DC· IRIG-B-AC其中IRIG-B-DC信號(hào)又分為TTL電平和RS422/485電平，在信號(hào)接收調(diào)制電路設(shè) 計(jì)上必須滿足可以接受全部以上四種類型的信號(hào)并且能夠自動(dòng)識(shí)別是何種類型的型號(hào)。(I)VHDL硬件描述語言進(jìn)行IRIG-B信號(hào)解碼，接收到的IRIG-B信號(hào)解碼經(jīng)光隔離 后送入FPGA芯片，由FPGA芯片根據(jù)預(yù)先寫好的硬件描述語言算法脈寬檢測(cè)解碼。(2)PCI2. 2標(biāo)準(zhǔn)總線協(xié)議處理IRIG_B信號(hào)為二進(jìn)制數(shù)據(jù)，轉(zhuǎn)存于FPGA對(duì)應(yīng)的地 址內(nèi)存中，并通過PCI中斷告知CPU主控模塊已經(jīng)接收gps對(duì)時(shí)信號(hào)，CPU主控模塊響應(yīng)中 斷，系統(tǒng)由中斷號(hào)辨別是GPS時(shí)鐘對(duì)時(shí)模塊發(fā)出的中斷，讀取此通信模塊對(duì)應(yīng)地址中的時(shí) 間信息數(shù)據(jù)，并自動(dòng)校正系統(tǒng)時(shí)間。本發(fā)明中，軟件主要是CPCI卡驅(qū)動(dòng)軟件設(shè)計(jì)在檢測(cè)到卡的情況下
任務(wù)一 啟動(dòng)接收B碼 啟動(dòng)看門狗 定時(shí)喂狗，默認(rèn)為500ms —次 超時(shí)看門狗 計(jì)算機(jī)復(fù)位 檢測(cè)不到卡則繼續(xù)檢測(cè)任務(wù)二 接收到中斷通知 進(jìn)入中斷可以隨時(shí)調(diào)用中斷里的程序，一般由中斷觸發(fā)，在查詢時(shí)間時(shí)可以用 讀數(shù)據(jù) 判斷是否有效 置時(shí)間 無效則跳過，等待中斷采用了上述的基于CPCI總線的IRIG-B信號(hào)解碼校時(shí)卡裝置及其方法，由于其中 通過對(duì)IRIG-B碼信號(hào)進(jìn)行脈寬檢測(cè)解碼，并將解碼后的校時(shí)信息輸出同時(shí)通過CPCI總線 傳送至CPCI總線上的其它遠(yuǎn)端設(shè)備，以供這些設(shè)備進(jìn)行時(shí)鐘同步校正操作，從而有效保證 了系統(tǒng)中各微機(jī)裝置的本地時(shí)鐘保持同步，并能夠?qū)⒏鱾€(gè)微機(jī)裝置本地時(shí)鐘彼此誤差控制 在0. Olms以內(nèi)，不僅結(jié)構(gòu)簡(jiǎn)單實(shí)用，而且工作過程快捷高效，工作性能穩(wěn)定可靠，適用范圍 較為廣泛，尤其適用于變電站自動(dòng)化通信系統(tǒng)領(lǐng)域。在此說明書中，本發(fā)明已參照其特定的實(shí)施例作了描述。但是，很顯然仍可以作出 各種修改和變換而不背離本發(fā)明的精神和范圍。因此，說明書和附圖應(yīng)被認(rèn)為是說明性的 而非限制性的。
權(quán)利要求
一種基于CPCI總線的IRIG B信號(hào)解碼校時(shí)卡裝置實(shí)現(xiàn)IRIG B信號(hào)解碼校時(shí)的方法，所述的裝置包括CPCI接口模塊、中央解碼控制模塊、B碼信號(hào)磁隔離輸入模塊、顯示輸出模塊和電源模塊，所述的電源模塊與其它各個(gè)模塊均相連接，所述的B碼信號(hào)磁隔離輸入模塊通過所述的中央解碼控制模塊與所述的顯示輸出模塊相連接，所述的中央解碼控制模塊通過所述的CPCI接口模塊接入主機(jī)系統(tǒng)的CPCI總線，其特征在于，所述的方法包括以下步驟(1)所述的裝置插入主機(jī)系統(tǒng)的CPCI接口槽，主機(jī)系統(tǒng)為該裝置分配系統(tǒng)資源；(2)所述的B碼信號(hào)磁隔離輸入模塊接收外界的B碼信號(hào)；(3)所述的B碼信號(hào)磁隔離輸入模塊將接收到的B碼信號(hào)送入所述的中央解碼控制模塊中；(4)所述的中央解碼控制模塊對(duì)該B碼信號(hào)進(jìn)行脈寬檢測(cè)解碼處理，并得到相應(yīng)的校時(shí)信息，所述的脈寬檢測(cè)解碼處理，包括以下步驟(a)所述中央解碼控制模塊讀取B碼信號(hào)中的碼元；(b)判斷該碼元的碼元值的范圍；(c)如果該碼元值落入1900～2100區(qū)間，則置接收比特位為0；(d)如果該碼元值落入4900～5100區(qū)間，則置接收比特位為1；(e)如果該碼元值落入7900～8100區(qū)間，則設(shè)置接收比特位置標(biāo)志P；(f)否則將計(jì)數(shù)器清零，并將脈寬計(jì)數(shù)值清零，返回上述步驟(a)；(g)將計(jì)數(shù)器的值增加1；(h)判斷計(jì)數(shù)器的值是否大于100；(i)如果是，則將計(jì)數(shù)器清零，向主機(jī)系統(tǒng)發(fā)送出錯(cuò)中斷，并將脈寬計(jì)數(shù)值清零，返回上述步驟(a)；(j)如果否，則判斷該接收比特位置標(biāo)志P是否正確；(k)如果正確，則根據(jù)B碼信號(hào)中的時(shí)間信息產(chǎn)生校時(shí)信息，并將脈寬計(jì)數(shù)值清零，返回上述步驟(a)；(l)如果不正確，則將計(jì)數(shù)器清零，并將脈寬計(jì)數(shù)值清零，返回上述步驟(a)；(m)直到B碼信號(hào)中全部碼元均處理完畢后結(jié)束；(5)所述的中央解碼控制模塊根據(jù)所得到的校時(shí)信息向顯示輸出模塊發(fā)送輸出控制信息；(6)所述的中央解碼控制模塊將該校時(shí)信息通過所述的CPCI接口模塊送至CPCI總線上所接入的遠(yuǎn)端設(shè)備，所述的遠(yuǎn)端設(shè)備根據(jù)該校時(shí)信息進(jìn)行時(shí)間同步校正處理。
2.根據(jù)權(quán)利要求1所述的實(shí)現(xiàn)IRIG-B信號(hào)解碼校時(shí)的方法，其特征在于，所述的校時(shí) 信息包括年、月、日、時(shí)、分、秒信息。
全文摘要
本發(fā)明涉及一種基于CPCI總線的IRIG-B信號(hào)解碼校時(shí)卡裝置實(shí)現(xiàn)IRIG-B信號(hào)解碼校時(shí)的方法，包括接收B碼信號(hào)、對(duì)B碼信號(hào)進(jìn)行脈寬檢測(cè)解碼得到校時(shí)信息、將校時(shí)信息送至CPCI總線上的遠(yuǎn)端設(shè)備進(jìn)行時(shí)間同步校正。采用該種基于CPCI總線的IRIG-B信號(hào)解碼校時(shí)卡裝置實(shí)現(xiàn)IRIG-B信號(hào)解碼校時(shí)的方法，有效保證了微機(jī)裝置本地時(shí)鐘同步，并將彼此誤差控制在0.01ms以內(nèi)，結(jié)構(gòu)簡(jiǎn)單實(shí)用，工作過程快捷高效，工作性能穩(wěn)定可靠，適用范圍較廣，適用于變電站自動(dòng)化通信系統(tǒng)。
文檔編號(hào)G06F13/40GK101937254SQ201010262430
公開日2011年1月5日 申請(qǐng)日期2009年4月7日 優(yōu)先權(quán)日2009年4月7日
發(fā)明者岑登青, 王永剛 申請(qǐng)人:上海許繼電氣有限公司