專利名稱：暫存器、集成電路以及暫存一輸入端的狀態(tài)的方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于閂鎖(latch)以及暫存器(register)，特別有關(guān)于以較低電壓的 時鐘運行的閂鎖電路。
背景技術(shù)：
現(xiàn)今常見的微處理器具有多種運行模式，其中包括多種功耗狀態(tài)(power states) 0該些功耗狀態(tài)包括多種低功耗運行狀態(tài)，用以降低整體電路的功耗消耗。目前 已經(jīng)存在多種降低功耗消耗的方式，例如，調(diào)整工作電壓以及/或工作頻率且配合調(diào)整其 它工作參數(shù)的多種組合來實現(xiàn)。舉例說明之，微處理器的核心工作頻率(core operating frequency)可依照一顯著因素(significant factor，例如16倍)降低，且核心電壓(core voltage)可被降低至全功耗工作電壓(full power operating voltage)的一半乃至更低。 在某些低功耗狀態(tài)下，所采用的策略為降低時鐘的電壓。降低的時鐘電壓將被應(yīng)用于整個 芯片，以校準(zhǔn)相位或防止相位誤差。因為高電壓時鐘信號會在晶粒中傳播較快，并且，高電 壓時鐘信號與低電壓時鐘信號相較可能于不同時間傳遞至晶粒內(nèi)各邏輯電路，致使不希望 的時鐘扭曲(clock skew disparities)的問題發(fā)生，因此，時鐘電壓于整個晶粒上必須一 致。以下舉例說明低功耗運行狀態(tài)下，高電壓及/或高頻率時鐘信號于微處理器的情 況。例如，不論微處理器處于何種功耗狀態(tài)，作為微處理器與外部裝置的接口的一外部總線 (例如前端總線，front-side bus)可能仍以全電壓(full voltage)以及/或不同頻率運 行。依照頻率不同，傳統(tǒng)電壓調(diào)整器可能不具有足夠時間將核心數(shù)據(jù)的電壓修正至輸出端 電壓。在另一實施例中，晶?？赡馨ㄊ褂幂^高電壓的高電壓區(qū)塊或“島區(qū)(island)”。較 理想的狀況是即使采用低電壓技術(shù)，整個晶粒都能使用同樣的時鐘。因此，此領(lǐng)域需要一 種技術(shù)，能夠以較低電壓的時鐘閂鎖或暫存較高電壓的數(shù)據(jù)。

發(fā)明內(nèi)容
本發(fā)明暫存器的一種實施例包括一移位電路、一閂鎖隔離電路、以及一維持電路， 用以根據(jù)一低電壓時鐘暫存數(shù)據(jù)。移位電路根據(jù)一時鐘端點與一輸入端點的信號令一移位 端點于一參考電壓與一高電壓切換。時鐘端點于參考電壓端點與一低電壓切換。該低電壓 與該高電壓皆高于該參考電壓，且該高電壓更高于該低電壓。閂鎖隔離電路于該時鐘端點 位于該參考電壓時令一輸出端點與該輸入端點隔離，且于該時鐘端點位于該低電壓時根據(jù) 該輸入端點的狀態(tài)令該輸出端點為上述參考電壓與高電壓其一。維持電路用以于該時鐘端 點為該參考電壓時維持該輸出端點的狀態(tài)。移位電路與第一閂鎖電路可由P通道與N通道裝置實現(xiàn)。在一種實施例中，移位 電路包括一 P通道裝置，具有一柵極耦接該時鐘端點，具有一漏極耦接該移位端點，且具有 一源極以及一基極耦接位于上述高電壓的一第一電源端點。移位電路還包括一N通道裝 置，具有一源極耦接該輸入端點，具有一基極耦接位于該參考電壓的一第二電源端點，具有
6一漏極耦接該移位端點，具有一柵極耦接該時鐘端點。閂鎖隔離電路可包括一第二以及一 第三P通道裝置、以及一第二與一第三N通道裝置。第二 P通道裝置具有一柵極耦接該移 位端點，具有一漏極，且具有一源極以及一基極耦接該第一電源端點。該第三P通道裝置具 有一柵極耦接該輸入端點，具有一漏極耦接該輸出端點，具有一源極耦接該第二 P通道裝 置的漏極，且具有一基極耦接該第一電源端點。該第二 N通道裝置具有一漏極耦接該輸出 端點，具有一基極耦接該第二電源端點，具有一源極，且具有一柵極與耦接該時鐘端點。該 第三N通道裝置具有一漏極耦接該第二 N通道裝置的源極，具有一基極與一源極耦接該第 二電源端點，且具有一柵極耦接該輸入端點。該維持電路亦可以P通道以及N通道裝置實 現(xiàn)。一對閂鎖可采用主從(master-slave)閂鎖運行，與反相器組合成一主從型式暫 存器。主閂鎖可以一脈沖時鐘電路實現(xiàn)，用以提供時鐘于暫存器的時鐘端點，以暫存數(shù)據(jù)。 數(shù)據(jù)可采用較低或較高的電壓運行。即使時鐘電壓提升至高電壓，暫存器仍以同樣方式暫 存數(shù)據(jù)。暫存器可被實現(xiàn)于一集成電路，如一微處理器或其它。微處理器可具有多種功耗 狀態(tài)，包括一低功耗狀態(tài)_其中時鐘信號的運行電壓被拉下至較低態(tài)。本發(fā)明還揭露暫存一輸入端點的數(shù)據(jù)的方法，其中一種實施例包括令一時鐘端 點于一參考電壓與一低電壓切換；控制一移位電路，以于該時鐘端點位于該參考電壓時提 升一移位端點至一高電壓，且于該時鐘端點位于該低電壓且該數(shù)據(jù)端點位于該參考電壓時 令該移位端點的電壓被降低至該參考電壓；控制一閂鎖隔離電路，以于該移位端點與該輸 入端點的電壓皆位于參考電壓時提升一輸出端點至該高電壓，且于該時鐘端點位于該低電 壓且該輸入端點至少達(dá)該低電壓時令該輸出端點調(diào)整至該參考電壓，且于該時鐘端點位于 該參考電壓時將該輸出端點與該輸入端點隔離；以及控制一維持電路，以于該時鐘端點位 于該參考電壓時維持該輸出端點的電壓。上述方法的還可包括導(dǎo)通耦接于該時鐘端點與該移位端點的一 P通道裝置。該 方法還可包括于該時鐘端點位于該低電壓且該輸入端點位于該參考電壓時啟動耦接于該 輸出端點與該移位端點之間的一 N通道裝置。該方法也可包括于該時鐘端點位于該低電 壓且該輸入端點至少達(dá)該低電壓時令耦接于該時鐘端點與該移位端點之間的一 P通道裝 置部分啟動，以提升該移位端點至該高電壓。


圖1以一方塊解一主機板，該主機板包括一微處理器，其中采用本發(fā)明所揭 露的暫存器；圖2圖解圖1 一個或多個暫存器119的一種實施例，其中使用低電壓時鐘暫存高 電壓數(shù)據(jù)；圖3為一時鐘圖，舉例描述圖2暫存器的運行；圖4圖解圖1 一個或多個暫存器119的另一種實施例，其中使用低電壓時鐘暫存 低電壓數(shù)據(jù)；圖5為一時鐘圖，舉例描述圖4暫存器的運行；圖6圖解圖1 一個或多個暫存器119的另一種實施例，為一脈沖時鐘暫存器，其中 使用低電壓時鐘暫存高電壓數(shù)據(jù)；
圖7為一時鐘圖，舉例描述圖6暫存器的運行；圖8圖解圖1 一個或多個暫存器119的另一種實施例，為一脈沖時鐘暫存器，其中 使用低電壓時鐘暫存低電壓數(shù)據(jù)；以及圖9為一時鐘圖，舉例描述圖7暫存器的運行。
具體實施例方式以下敘述將使本領(lǐng)域技術(shù)人員有能力在特定應(yīng)用與需求下制作或使用本發(fā)明。本 領(lǐng)域技術(shù)人員可據(jù)以發(fā)展出多種顯而易見的變形。下文所揭露的基本內(nèi)容可被采用在其它 實施例中。因此，以下內(nèi)容并非用來限制本發(fā)明的范圍，所揭露的特征也應(yīng)作所屬技術(shù)領(lǐng)域 的最大解釋。發(fā)明人在嘗試使用低電壓時鐘令傳統(tǒng)暫存器暫存數(shù)據(jù)時遇到困難。遇到的困難包 括，例如，無法確保暫存的數(shù)據(jù)的正確度。發(fā)明人因而發(fā)明一閂鎖，其可以較低電壓的時鐘 運行；圖1 9將揭露之。圖1以一方塊解一主機板101，其中包括一微處理器105，微處理器105中 具有根據(jù)本發(fā)明一種實施例所實現(xiàn)的暫存器119。主機板101以一印刷電路板(printed circuit board, PCB)實現(xiàn)，亦可以其它技術(shù)來實現(xiàn)計算機系統(tǒng)。須注意的是，本發(fā)明并不 限定于計算機系統(tǒng)，而還可應(yīng)用于任何運行于不同的電壓以及/或頻率的電子系統(tǒng)。主機 板101包括一系統(tǒng)時鐘產(chǎn)生器103、上述微處理器105、一芯片組107以及/或一輸入輸出 總線(I/O bus)109。輸入輸出總線109作為芯片組107與微處理器105的接口。芯片組 107可包括任何數(shù)量的集成電路(integrated circuits, ICs)、以及任何本領(lǐng)域技術(shù)人員所 熟知的附加電路，例如，存儲器控制器集線(memory controller hub)裝置或其它(例如， 北橋)。圖中所示微處理器105包括一鎖相回路(phased-locked loop，PLL)電路111、一 核心電路(core circuit) 113、一輸入輸出電路115以及一高電壓(HV)電路117。核心電 路113、輸入輸出電路115以及高電壓電路117各自具有一暫存器119。暫存器119乃依照 本發(fā)明一種實施例所設(shè)計，該暫存器119使用低電壓的時鐘暫存數(shù)據(jù)。暫存器119可為應(yīng) 用于相關(guān)電路的閂鎖與暫存器的任何組合。系統(tǒng)時鐘產(chǎn)生器103提供一系統(tǒng)時鐘SCLK給 微處理器105的鎖相回路電路111，并提供該系統(tǒng)時鐘SCLK給芯片組107。鎖相回路電路 111產(chǎn)生多種時鐘供微處理器使用，例如，供核心電路113、輸入輸出電路115與高電壓電路 117使用的一核心時鐘PHl，以及供輸入輸出電路115使用的一輸入輸出時鐘I0CLK。輸入 輸出時鐘IOCLK在輸入輸出電路115中使用，用于微處理器105與輸入輸出總線109之間 的數(shù)據(jù)傳遞。輸入輸出IOCLK的頻率選擇乃基于輸入輸出總線109的理想工作狀態(tài)，且可 針對微處理器105的多種運行模式顯著地偏離核心時鐘PHl的頻率。如圖1所示，多重數(shù)據(jù)信號DX在核心電路113與輸入輸出電路115之間傳輸，其 中一個或多個數(shù)據(jù)信號可最終傳輸至輸入輸出總線109。此外，多重數(shù)據(jù)信號DY在核心電 路113與高電壓電路117之間傳輸。各暫存器119使用一對應(yīng)的時鐘信號閂鎖或暫存數(shù)據(jù)， 例如，使用輸入輸出時鐘IOCLK與核心時鐘PHl其一。縱使輸入輸出時鐘IOCLK與核心時 鐘PHl在圖1中僅以簡單的信號線在微處理器105中傳送，但本領(lǐng)域技術(shù)人員應(yīng)當(dāng)了解，實 際應(yīng)用中應(yīng)當(dāng)存在時鐘傳布網(wǎng)絡(luò)(clock distribution network)，用以將各時鐘自鎖相回 路電路111傳遞至各個區(qū)塊的時鐘端點。此類時鐘傳布分部網(wǎng)絡(luò)用于微處理器105中，以
8于多種時鐘信號中清楚地將輸入輸出時鐘IOCLK與核心時鐘PHl傳布至其目標(biāo)。每一微處 理器時鐘，包括輸入輸出時鐘IOCLK與核心時鐘PHl，在微處理器芯片上以近似相等的電壓 運行。在全功耗模式或運行狀態(tài)，各時鐘運行于一預(yù)設(shè)最大電壓VMAX。于至少一種低功耗 狀態(tài)下，各時鐘信號的運行電壓低于該預(yù)設(shè)最大電壓VMAX，降至一預(yù)設(shè)最低電壓VMIN。微處理器105還包括一電源電路121，用以控制各種電源電壓。通過導(dǎo)線或電路板 配線(conductive traces)或此類技術(shù)，例如，導(dǎo)電介質(zhì)孔(conductive vias)、導(dǎo)電端點 (conductive nodes)、導(dǎo)電軌(conductive rails)、導(dǎo)電總線(conductive buses)或總線 信號及其它本領(lǐng)域技術(shù)人員所熟知的技術(shù)，電源電路121所控制的多各種電源電壓可傳遞 至整個晶粒。電源電路121相對接地點或參考電壓VSS發(fā)出一高電源電壓VDDH以及一低 電源電壓VDDL。上述電壓VDDH、VDDL與VSS傳布于整個晶粒，供微處理器105所集合的電 路(包括鎖相回路電路111、核心電路113、輸入輸出電路115、高電壓電路117以及暫存器 119)使用。在一實施例中，高電源電壓VDDH與低電源電壓VDDL各自運行于對應(yīng)的電壓區(qū) 間，最高可達(dá)最大電壓VMAX。在某些低功耗狀態(tài)，低電源電壓VDDL根據(jù)功耗狀態(tài)降低一適 當(dāng)量。低電源電壓VDDL可被降低至VMIN，因此，其電壓區(qū)間為VMIX VMAX。相較VDDL， 高電壓電壓VDDH僅被稍微降低，例如降低至一中值電壓VMID，而非降低至VMIN。微處理器 105的時鐘，包括輸入輸出時鐘IOCLK與核心時鐘PHl，運行于電壓VDDL。微處理器105的 數(shù)據(jù)，包括DY與DX，于VVS與VDDL、或VDDH切換。標(biāo)示為“DH”的數(shù)據(jù)乃根據(jù)高電源電壓 VDDH運行(因此于VSS與VDDH切換)，另外，標(biāo)示為“DL”的數(shù)據(jù)以低電源電壓VDDL運行 (因此于VSS與VDDL切換)。在特定的實施例中，VMAX近似1. 2伏特，VMIN近似0. 6伏特、 VMID近似1.05伏特。因此，VDDH可為1.05 1.2伏特，而VDDL可為0.6 1.2伏特。在 低功耗狀態(tài)下，VDDL可降至低于VDDH的一電壓。系統(tǒng)時鐘SCLK運行于一適當(dāng)或額定的頻率電平FN0M，供主機板101以及其上所 安裝的元件(包括微處理器105與芯片組107)使用。鎖相回路電路111包括多個鎖相回 路(未顯示在圖中)，使用多種乘數(shù)乘上系統(tǒng)時鐘SCLK的頻率，以形成各元件運行所需的 頻率。在全功耗模式下，鎖相回路電路111設(shè)定核心時鐘PHl具有一最大頻率FMAX以達(dá)到 最大效能。反之，若為了降低功耗消耗、節(jié)省能源，鎖相回路電路111降低核心時鐘PHl的 頻率，例如降低產(chǎn)生核心時鐘PHl所使用的頻率乘數(shù)等。在一低功耗狀態(tài)，鎖相回路電路 111設(shè)定核心時鐘PHl于一最小頻率FMIN以節(jié)省最多功耗。鎖相回路電路111可設(shè)定輸入 輸出時鐘IOCLK于一適當(dāng)?shù)念l率，供輸入輸出總線109維持輸入輸出總線109的時間參數(shù) (timing parameters)，以應(yīng)付微處理器105與芯片組107的通訊。舉例說明之，為了達(dá)到 最高效能，頻率乘數(shù)可被設(shè)定為16X，使工作頻率為FMAX= 16XFN0M ；為了降低功耗消耗，頻 率乘數(shù)可設(shè)定為4X，使工作頻率為FMIN = 4XFN0M。輸入輸出時鐘IOCLK可以以頻率乘數(shù) 8X實現(xiàn)，與微處理器105的運行模式無關(guān)。如此一來，在某些低功耗狀態(tài)下，核心時鐘PHl 運行在頻率FMIN，因此，相對于輸入輸出電路115所使用的輸入輸出時鐘I0CLK，核心時鐘 PHl運行速度較低。圖2為暫存器200的電路圖，暫存器200為圖1 一個或多個暫存器119的一具體實 施例，用以根據(jù)一低電壓時鐘LCK暫存微處理器105的一高電壓數(shù)據(jù)輸入DH。低電壓時鐘 LCK具有較低的電壓，可為核心時鐘PHl或輸入輸出IOCLK或微處理器105上任何以低電壓 VDDL運行的時鐘。值得注意的是，雖然低電壓時鐘LCK可能在微處理器105的全功耗運行模式下以VMAX運行，亦可能于至少一低功耗狀態(tài)降至VMIN運行。數(shù)據(jù)DH代表微處理器105 上的高電壓數(shù)據(jù)，例如DX或DY任一、或任何在VSS與高電源電壓VDDH間切換的數(shù)據(jù)。DH 由微處理器105上任一高電源裝置所提供。核心時鐘CLK于VSS與低電源電壓VDDL切換。 暫存器200包括一對閂鎖202與204，呈一主從式結(jié)構(gòu)(master-slave configuration)，用 以暫存輸入數(shù)據(jù)信號DH作為輸出數(shù)據(jù)QB。閂鎖202扮演主閂鎖(master latch)的角色， 而閂鎖204作為從栓鎖(slave latch)使用。以下詳述低電壓時鐘LCK如何控制閂鎖動作。低電壓時鐘LCK被輸入反相器201，并被轉(zhuǎn)換為低電壓反相時鐘LCKB。本說明書 以’ B’標(biāo)示于符號字尾以顯示其為反相信號。例如，LCKB字尾的’ B’代表其為LCK的反相 信號。反相器201由VDDL與VSS提供電源，代表其耦接于電源電壓VDDL與VSS之間。反 相器201提供LCKB作為一低電源時鐘，在VSS與VDDL間切換。雖然圖例中沒有完整顯示， 但反相器201由一對互補的N通道與P通道裝置實現(xiàn)，其柵極耦接在一起作為輸入端(接 收LCK)，且漏極耦接在一起作為輸出端(提供LCKB)。P通道裝置的源極與基極(bulk)耦 接VDDL，且N通道裝置的源極與基極耦接VSS。雖然未明確繪制于圖示中，此處所提及的各 N通道裝置的基極，若沒有明確標(biāo)示，則皆是耦接VSS。此外，各P通道裝置的基極則是耦接 VDDL或VDDH。大部分P通道裝置的基極是耦接VDDH，僅少部分P通道裝置，如反相器201 內(nèi)的P通道裝置，的基極是耦接VDDL。低電壓反向時鐘LCKB被提供至P通道裝置Pl與P5的柵極以及N通道裝置附與 N2的柵極。Pl的源極和基極皆耦接VDDH，且其漏極耦接m漏極于端點LSl以產(chǎn)生第一移 位信號(first level shift Signal)LSl。以下說明書將端點與其上信號以相同標(biāo)簽標(biāo)示， 例如，端點LSl提供信號LSI。第一移位信號LSl被送入P通道裝置P2的柵極與N通道裝 置N4的柵極。P2的源極與基極皆耦接高電源電壓VDDH且其漏極耦接P通道裝置P3的源 極。P3的基極耦接高電源電壓VDDH且其柵極耦接m的源極。DH輸入反相器203，反相器 203輸出端耦接一輸入端點DHB提供DH的反相信號DHB。反相器230由VDDH與VSS提供 電源，因此DHB于較大的電壓區(qū)間VSS與VDDH間切換。DHB耦接附的源極、P3的柵極、以 及N通道裝置N3的柵極。P3與N2的漏極耦接于端點MQ以提供信號MQ。MQ不僅輸入反相 器205與207，還耦接至N4和P5的漏極。N3的漏極耦接N2的源極。N3的源極耦接VSS。 P通道裝置P4的源極和基極耦接VDDH、且其漏極耦接P5源極。P5的基極亦耦接VDDH。N 通道裝置N5的漏極耦接N4的源極，且N5的源極耦接VSS。反相器205由VDDH與VSS驅(qū) 動，且其輸出端耦接一第一維持端點Kl以提供信號Kl由端點Kl傳遞給N5與P4的柵極。 反相器207由VDDH與VSS驅(qū)動，且具有一輸出MQB耦接閂鎖204的輸入。閂鎖202內(nèi)的裝 置P4、P5、N4與N5呈堆棧狀排列(stacked configuration)于VDDH與VSS之間，組成一維 持電路206維持MQ的狀態(tài)，詳情之后會討論。反相器203、205與207可與反相器201以同 樣結(jié)構(gòu)運行，差別處僅在高電壓反相器203、205與207的P通道裝置的源極與基極乃耦接 VDDH 而非 VDDL。閂鎖204包括P通道裝置P6 P10、N通道裝置N6 附0以及反相器209與211， 其電路連接與閂鎖202的P通道裝置Pl P5、N通道裝置附 N5與反相器205和207類 似。對于閂鎖204，時鐘LCK輸入P6、ΡΙΟ、N6與N7，且端點MQB耦接N8與P8的柵極與N6 的源極。N6與P6的漏極耦接在端點LS2以提供一第二移位信號LS2，供P7與N9的柵極使 用。P8與N7的漏極耦接在端點Q以提供信號Q，作為反相器209與211的輸入，信號Q還耦接PlO與N9耦接在一起的漏極。反相器209與211與反相器205與207 —樣，由VDDH 與VSS驅(qū)動。反相器209的輸出耦接第二維持端點K2以提供信號K2，信號K2將經(jīng)由端點 K2傳遞至NlO與P9的柵極。反相器211的輸出即此暫存器200的輸出QB。閂鎖204內(nèi)的 裝置P9、ΡΙΟ、N9與NlO堆棧狀排列于VDDH與VSS之間，形成另一個維持電路210，用以維 持Q的狀態(tài)。圖中以“S”標(biāo)示小尺寸且驅(qū)動能力較弱的裝置，將尺寸較大且驅(qū)動能力較強的裝 置以“L”標(biāo)示。至于標(biāo)簽“M”則表示尺寸中型且中等驅(qū)動能力的裝置。暫存器200的數(shù)據(jù) 路徑(data path)上的裝置，包括反相器203、207、211、P通道裝置P2、P3、P7與P8以及N 通道裝置N2、N3、N7與N8，乃由大尺寸裝置實現(xiàn)，以驅(qū)動端點DHB、MQ、MQB、Q與QB。以下敘 述更揭露，P2與P3裝置皆啟動時將強力提升MQ至VDDH，N2與N 3裝置皆啟動時將強力拉 下MQ電壓至VSS。同樣地，P7與P8皆啟動時將強力提升Q至VDDH，N7與N8裝置皆啟動時 將強力拉下Q電壓至VSS。維持電路206與維持電路210皆可以驅(qū)動能力較弱的裝置實現(xiàn)， 因為其功能為維持一端點的狀態(tài)而非切換該端點至其它狀態(tài)。反相器201被標(biāo)示為“M”，代 表反相器201內(nèi)的P通道與N通道裝置為中等尺寸，以便以中等驅(qū)動能力驅(qū)動輸出端點以 輸出時鐘LCKB。Pl與P6為小尺寸裝置，用以分別驅(qū)動LSl與LS2。Nl與N6相對而言為大 尺寸裝置，于啟動時致使LSl與LS2由具有較強驅(qū)動能力的反相器203與反相器207所驅(qū) 動。此段敘述閂鎖202與閂鎖204的運行。閂鎖202與閂鎖204以類似方式實現(xiàn)，各自 具有一輸入端點(DHB/MQB)、一移位端點(LS1/LS2)、一維持端點(K1/K2)、一輸出端點(MQ/ Q)、一時鐘端點(LCKB/LCK)、一移位電路(P1&N1/P6&N6)、一閂鎖隔離電路(P2-P3&N2-N3/ P7-P8&N7-N8)、以及一維持電路(206/210)。閂鎖隔離電路包括一提升電路(P2-P3/P7-P8) 以及一調(diào)降電路(N2-N3/N7-N8)。額外的反相器(201、203、207、211)用于緩沖以及/或 用于反相時鐘信號，以供主閂鎖與從閂鎖使用。各閂鎖于其時鐘端點為低點時具有一隔離 (isolation)狀態(tài)、且于該時鐘端點為高點時具有一透明(transparency)狀態(tài)。反相器201 乃針對上述主從操作所設(shè)計，用以反相輸入時鐘。如此一來，當(dāng)一閂鎖處于隔離狀態(tài)時，另 一閂鎖就處于透明狀態(tài)，反之亦然。移位電路控制移位端點使其基于時鐘端點與輸入端點 的狀態(tài)于高電壓區(qū)間VSS VDDH切換。而即使時鐘端點的電壓于低電壓區(qū)間VSS VDDL 切換、或輸入端點是處于低或高電壓區(qū)間，移位端點皆于VSS VDDH切換。移位電路以及 閂鎖隔離電路于閂鎖處于隔離狀態(tài)時將輸入端點與輸出端點隔離，且于閂鎖處于透明狀態(tài) 時根據(jù)輸入端點的狀態(tài)驅(qū)動輸出端點。當(dāng)閂鎖處于隔離狀態(tài)，維持電路維持輸出端點的狀 態(tài)。當(dāng)某一閂鎖的時鐘端點為低態(tài)啟動隔離狀態(tài)，輸入端點將與輸出端點隔離，且維 持電路立即啟動以維持輸出端點的狀態(tài)。例如，當(dāng)LCKB為低態(tài)，PI啟動，m關(guān)閉。m將輸 入端點DHB與移位端點LSl隔離，且Pl提升LSl至高電壓VDDH，致使P2完全關(guān)閉，導(dǎo)致N4 完全啟動。此外，N2由低態(tài)的LCKB完全關(guān)閉，以致MQ端點與DHB隔離。若MQ為低電壓，則 反相器205提升Kl的電壓，致使N5啟動，使得維持電路206以N4與N5維持MQ于低電壓。 此外，P4因其柵極為高態(tài)，故不導(dǎo)通，使得MQ電壓無法被拉升。若MQ為高態(tài)，則反相器205 將Kl的電壓拉至低態(tài)以關(guān)閉N5且啟動P4，因此維持電路206以P4與P5維持MQ于高態(tài)； 此時，N5被完全關(guān)閉使得MQ電壓無法被降低。
11
當(dāng)閂鎖的時鐘端點轉(zhuǎn)為高態(tài)，閂鎖進(jìn)入透明狀態(tài)，且移位電路的運行與輸入端點 的狀態(tài)有關(guān)。若輸入端點于時鐘端點轉(zhuǎn)換至高態(tài)時為高態(tài)，則其輸出端點被閂鎖隔離電路 降低，且移位端點被拉升至VDDH。若輸入端點于時鐘端點轉(zhuǎn)換至高態(tài)時為低態(tài)，則移位端點 的電壓被降低且閂鎖隔離電路將輸出端點拉升至高態(tài)。在任何狀況下，當(dāng)時鐘端點再度轉(zhuǎn) 換為高態(tài)以重回隔離狀態(tài)，輸出端點將再次被隔離，且維持電路維持該輸出端點的狀態(tài)。舉例說明之，若DHB于LCKB轉(zhuǎn)換至高態(tài)時為高態(tài)，則附關(guān)閉、但Pl維持至少部分 啟動以拉升LSl至VDDH。m源極的電壓將等于或大于其柵極電壓以維持其關(guān)閉狀態(tài)不受 DHB的較低電壓數(shù)據(jù)(例如，圖4DLB)影響。VDDL愈低可使得LCKB的高態(tài)愈低，致使Pl啟 動更完全，以拉升LSl至高態(tài)。DHB完全開啟N3，拉下N2的源極電壓，因此N2亦被完全開 啟，即使LCKB的高態(tài)為VMIN也不影響其運行。MQ電壓將經(jīng)由N2與N3拉低。若MQ先前為 高電壓，將使Kl為低電壓啟動P4。即使LCKB的高態(tài)電壓相當(dāng)?shù)?，P5仍可能存在部分導(dǎo)通。 不過，大尺寸N2與N3的強大驅(qū)動力將遠(yuǎn)遠(yuǎn)超越小尺寸P4與P5，可將MQ電壓強力拉至低 態(tài)。因此MQ被拉至低態(tài)且Kl提升至高態(tài)，P4關(guān)閉且N5啟動。此外，若LSl為高態(tài)，故N4 為完全啟動，致使維持電路206在時鐘端點回到低態(tài)前就已經(jīng)開始維持MQ低態(tài)。若微處理 器105處于一全功耗狀態(tài)，則VDDL有可能逼近VMAX，將使得LCKB為高態(tài)(逼近VDDH)時 W與Pl皆被完全關(guān)閉，將導(dǎo)致LSl位于一中值狀態(tài)。此狀態(tài)并不會影響圖標(biāo)電路的正常運 行。因為DHB為高態(tài)，P3為關(guān)閉，即使P2為完全啟動亦對輸出端點沒有效應(yīng)。此外，由于 P5在VDDL為一較高電壓時為完全關(guān)閉，因此維持電路206不會與N2與N3對抗。此外，即 使N2為關(guān)閉，MQ電壓也會被拉低；N2啟動情況愈好，其拉低MQ至適當(dāng)狀態(tài)的能力就愈強。此外，若DHB于LCKB轉(zhuǎn)換為高態(tài)時為低態(tài)，則附的源極為低態(tài)且附啟動。在這 種狀態(tài)下，由反相器203的輸出所驅(qū)動的DHB拉低LSl的電壓，將使得P2完全啟動、且N4 完全關(guān)閉。此外，N3會完全關(guān)閉，且P3完全啟動，導(dǎo)致MQ電壓被拉升至VDDH。由于N4為 關(guān)閉，故維持電路206不會抵消P2與P3電壓拉升功能。在這個情況下，維持電路206可為 關(guān)閉、或傾向調(diào)整輸出端點至適當(dāng)狀態(tài)。圖3為一時鐘圖，舉例描述暫存器200的運行，圖中顯示端點LCK、LCKB, DH、DHB、 LSI、MQ、KU MQB、LS2、Q、K2與QB相對于時間軸的波形。此處所示波形圖可能有所簡化。 例如，各裝置所造成的延遲被忽略而在圖中并未示出。此外，盡管時序圖已顯示每一端點 在其特定狀態(tài)運行，但在實際情況下，該些端點可能在某些時間點會處于未知或中間狀態(tài)。 例如，輸入數(shù)據(jù)端點(包括圖3的DH與圖5的DL)在圖中縱然顯示具有特定的狀態(tài)，但 是，事實上，在信號變化的過程中，信號可能有部分時間處于圖中未顯示的暫時未定狀態(tài) (temporary unknown states) 0不論如何，輸入數(shù)據(jù)端點DH與DL的狀態(tài)切換皆符合適當(dāng) 的設(shè)定與維持區(qū)間，以供數(shù)據(jù)暫存使用。如圖3所示，LCK與LCKB端點于一低電壓區(qū)間(VSS VDDL)切換，而其余端點乃 于一高電壓區(qū)間(VSS VDDH)切換。當(dāng)然，此圖亦可用來說明VDDL逼近VDDH的例子。在 圖3所示的波形圖中，端點LCK與LCKB的高態(tài)幅值較低。在時間起始點t0，LCK起初為低 態(tài)、且LCKB起初為高態(tài)，因此，閂鎖202處于透明狀態(tài)且閂鎖204處于隔離狀態(tài)。在同一時 間點，DH輸入為低態(tài)、且DHB為高態(tài)。此外，Q在時間點t0為高態(tài)，使得K2與QB為低態(tài)。 此時，Nl源極電壓處于VDDH，故附為不導(dǎo)通。Pl為至少部分啟動，使得LSl拉升至VDDH。 LCKB與DHB的高態(tài)電壓將一并啟動裝置N2與N3，致使MQ被拉至低態(tài)。Kl為高態(tài)，故P4關(guān)閉、且N5啟動。因為LSl為高態(tài)，故N4也被關(guān)閉，致使維持電路206亦將MQ拉低至VSS。 反相器207則提升MQB至高態(tài)，使其電壓與MQ電壓相反。此外，在時間點t0中，因為LCK為低態(tài)，故N6與N7皆為關(guān)閉、且P6為啟動。P6將 LS2電壓拉高，以致P7為關(guān)閉。因此，在LCK為低態(tài)的狀態(tài)下，Q與MQB隔離、且由維持電路 210維持其電平。因為Q起始為高態(tài)，反相器209驅(qū)使K2為低態(tài)，使NlO關(guān)閉且P9啟動。 由于PlO經(jīng)LCK啟動，故Q由維持電路210經(jīng)P9與PlO維持在高態(tài)。QB由反相器211反 相為低態(tài)，與Q反相。另外，在Q起始為低態(tài)的例子中，K2會為高態(tài)，使得P9關(guān)閉且WO導(dǎo) 通。由于LS2為高態(tài)，N9亦會被啟動，致使Q由N9與NlO拉至低態(tài)。根據(jù)以上敘述，可知 維持電路210可有效維持Q的狀態(tài)。在接下來的時間點tl，LCK轉(zhuǎn)換為高態(tài)、且LCKB轉(zhuǎn)換為低態(tài)，致使閂鎖202變換為 隔離狀態(tài)、且閂鎖204變換為透明狀態(tài)。m與N2被關(guān)閉且Pl啟動，使得LSl為高態(tài)、且P2 不導(dǎo)通。因為MQ在LCKB為低態(tài)時與DH隔離，故Kl維持在高態(tài)。皆為高態(tài)的LSl與Kl將 使維持電路206以導(dǎo)通的N4與N5維持MQ為低態(tài)，致使MQB維持高態(tài)。由于LCK的高態(tài)僅 會稍微影響P6的導(dǎo)通狀況，且N6仍維持關(guān)閉，因此，LS2將維持高態(tài)。皆為高態(tài)的LCK與 MQB會使N7與N8皆啟動，以拉低Q的電壓。反相器209與反相器211將確保K2與QB的電 壓為高態(tài)。在下一個時間點t2，LCK再度轉(zhuǎn)換為低態(tài)、LCKB再度轉(zhuǎn)換為高態(tài)，故閂鎖202變 換至透明狀態(tài)且閂鎖204變換至隔離狀態(tài)。因為DHB狀態(tài)不變，故閂鎖202與閂鎖204的 信號狀況亦維持不變。在接下來的時間點t3，閂鎖202仍然維持在其透明狀態(tài)且閂鎖204仍維持在隔離 狀態(tài)，但DH轉(zhuǎn)變?yōu)楦邞B(tài)、且DHB降至低態(tài)。附啟動以對抗裝置PlJfLSl電壓拉低，使P2 啟動且N4關(guān)閉。因為LSl與DHB皆為低態(tài)，故N3為關(guān)閉、且P2與P3皆啟動，將MQ提升至 高態(tài)。Kl與MQB電壓因而在時間點t3被拉至低態(tài)。由于閂鎖204此時處于其隔離狀態(tài)，故 MQB的狀態(tài)變化不會立即影響閂鎖204內(nèi)的信號狀態(tài)。在接下來的時間點t4，LCK轉(zhuǎn)換為高態(tài)、且LCKB轉(zhuǎn)換為低態(tài)，致使閂鎖202變化 至隔離狀態(tài)，且閂鎖204變化至透明狀態(tài)。Pl啟動且m關(guān)閉，以致LSl拉回高態(tài)。P5完全 啟動，且因為P4已由Kl完全啟動，維持電路206維持MQ的狀態(tài)。此外，因為LCK為高態(tài)且 MQB為低態(tài)，故時間點t4時，N6啟動，拉低LS2的電壓。P7與P8為啟動、且N8為關(guān)閉，Q電 壓因而被拉升，且K2與QB轉(zhuǎn)換為低態(tài)。在接下來的時間點t5，LCK回到低態(tài)且LCKB轉(zhuǎn)變 為高態(tài)。因為DHB仍為低態(tài)，故m導(dǎo)通將LSl拉至低態(tài)。MQ維持低高態(tài)，致使Kl與MQB維 持低態(tài)。此外，轉(zhuǎn)換為低態(tài)的LCK會啟動P6且關(guān)閉N6，使得LS2于時間點t5拉回至高態(tài)。 由于閂鎖204處于隔離狀態(tài)，Q的狀態(tài)不受影響。在時間點t6，LCK仍為低態(tài)，但DH轉(zhuǎn)換為低態(tài)、且DHB轉(zhuǎn)換為高態(tài)。附關(guān)閉，而Pl 將LSl拉回至高態(tài)。高態(tài)的DHB啟動N3，與導(dǎo)通的N2齊力將MQ拉至低態(tài)，使Kl與MQB轉(zhuǎn) 換至高態(tài)。由于LSl與Kl皆為高態(tài)，故維持電路206于閂鎖202為透明狀態(tài)的情況下，將 MQ拉至低態(tài)。此外，由于LCK為低態(tài)，H鎖204處于隔離狀態(tài)，故其中信號狀態(tài)不改變。在 時間點t7，LCK轉(zhuǎn)換為高態(tài)、且LCKB轉(zhuǎn)換為低態(tài)。Pl啟動且附關(guān)閉，Kl與LSl維持高態(tài)， 維持電路206因而得以維持MQB的狀態(tài)。此時，N8為啟動、P8關(guān)閉、且N7啟動，故經(jīng)由N7 與N8，Q的電壓被下拉。如前述，K2與QB分別由反相器209與211拉至高態(tài)。圖4圖解圖1其中一個或多個暫存器119的一實施例。暫存器400采用LCK時鐘暫存微處理器105中以較低電壓運行的一數(shù)據(jù)輸入DL。在此實施例中，端點DL于較低的電 壓區(qū)間VSS與VDDL切換。LCK與LCKB以前述方式于VSS與VDDL切換。暫存器400與暫 存器200大致相同，且同樣的元件采用同樣的標(biāo)號。圖3的主閂鎖202在此由另一主閂鎖 402取代，而從閂鎖204則以同樣原理運行于暫存器400中。主閂鎖402與主閂鎖202大致 相同，除了輸入反相器203改由一低電壓反相器403取代。反相器403接收DL，且由VDDL 與VSS驅(qū)動，以輸出DLB，DLB在較低的電壓區(qū)間VSS與VDDL切換。與反相器201相較，反 相器403由尺寸較大的P通道或N通道裝置實現(xiàn)，兩者結(jié)構(gòu)大致相同。暫存器400與200的主要差異在于DLB運行于低電壓(假設(shè)VDDL低于VDDH)。若 LCKB轉(zhuǎn)換至高態(tài)時DLB為低態(tài)，電路運行與前述暫存器200相同。若LCKB轉(zhuǎn)換為高態(tài)時 DLB亦為高態(tài)，m因其柵極與源極位于同樣電壓而同樣為關(guān)閉，故LSl的狀態(tài)不變。參閱前 述內(nèi)容，其中提到，VDDL的值愈低，Pl啟動愈完全，愈容易拉升LSl至VDDH。在夠低的VDDL 運行下，LSl提升至高電壓VDDH，致使P2完全關(guān)閉。即使DLB于一較低的電壓運行，使得 P3不會完全關(guān)閉，那也無關(guān)緊要，因為P2為關(guān)閉。N2與N3的啟動狀態(tài)足以將MQ電壓壓至 低態(tài)。當(dāng)Kl轉(zhuǎn)換為高態(tài)，N5啟動，致使電路206可有效維持MQ的低態(tài)。值得注意的是，若 VDDL位于或近似于VDDH或VMAX，則LSl可能處于一中值狀態(tài)。此點對電路并無重大影響， 因為DLB亦為高態(tài)，故P3關(guān)閉，致使P2的狀態(tài)并不重要。甚至，較高的VDDL可令N2以及 N3更完全啟動，有效將MQ電壓壓低至VSS。如前述內(nèi)容，即使數(shù)據(jù)輸入運行于低電壓，暫存 器400的運行仍然與暫存器200大致相同。圖5為一時序圖，舉例說明暫存器400的運行，其中包括端點LCK、LCKB, DL、DLB、 LS1、MQ、K1、MQB、LS2、Q、K2以及QB相對時間軸的波形變化。如前述，各個裝置的延遲為可 忽略，且沒有顯示于波形圖中，此外，輸入數(shù)據(jù)的細(xì)節(jié)變化也沒有完整顯示于波形圖中。暫 存器400的運行與暫存器200的運行大致相同。因此，圖5的時序圖與圖3的時序圖類似， 除了 DH與DHB端點被以采用較低電壓的端點DL與DLB取代。圖6圖解圖1的一個或多個暫存器119的一實施例，為一脈沖時鐘(pulse-clock) 暫存器600，使用LCK時鐘暫存高電壓數(shù)據(jù)DH。暫存器600與暫存器200類似，其中相同的 元件以同樣的標(biāo)號顯示。主閂鎖202由一時鐘脈沖電路602取代，以轉(zhuǎn)換輸入時鐘LCK為 一脈沖時鐘PCLK，顯示于端點PCLK上。DH耦接反相器203。反相器203以前述的類似技 術(shù)于端點DHB輸出信號DHB。從閂鎖204亦包括于電路600中，由PCLK與DHB取代LCK與 MQB進(jìn)行控制。從閂鎖204的運行大致上與前述內(nèi)容相同。端點LCK耦接一雙輸入與非門(NAND gate)的一輸入端，此外，LCK還耦接一延遲 電路603的輸入端。延遲電路603于端點C輸出一信號C，為LCK端信號的反相與延遲信 號。與非門605的輸出耦接端點D提供信號D，以耦接反相器607的輸入端。反相器607于 端點PCLK提供信號PCLK。延遲電路603、與非門電路605以及反相器607皆由VDDL與VSS 驅(qū)動，使得端點C、D以及PCLK在較低的電壓區(qū)間VSS VDDL切換。延遲電路603由小尺 寸裝置實現(xiàn)，與非門605以中尺寸裝置實現(xiàn)，而反相器607由小尺寸裝置實現(xiàn)。在運行時， 若LCK為低態(tài)，則C為高態(tài)、D為高態(tài)、且PCLK為低態(tài)。在延遲電壓603作用下，C為LCK的 延遲且反相信號。在LCK轉(zhuǎn)換為高態(tài)但C仍維持為高態(tài)時，D轉(zhuǎn)換為低態(tài)且PCLK轉(zhuǎn)換為高 態(tài)。一段時間后，C將轉(zhuǎn)換為低態(tài)，使得D轉(zhuǎn)換為高態(tài)且PCLK轉(zhuǎn)換回低態(tài)。若LCK再度拉 回至低態(tài)，C因延遲電壓603作用，會在一小段延遲后才轉(zhuǎn)換至高態(tài)，而D與PCLK因LCK為低態(tài)故都不變化。從上述說明可發(fā)現(xiàn)，PCLK僅在LCK每回電壓上升(rising edge)時，才 轉(zhuǎn)換為高態(tài)，且其高態(tài)也僅維持一小段時間即回復(fù)低態(tài)。閂鎖204對輸入端點DHB與時鐘端點PCLK的信號所進(jìn)行處理與前述內(nèi)容類似。 即使PCLK脈沖的型式與一般時鐘信號不同，其高態(tài)的運行周期較短，但閂鎖204的邏輯操 作與前述內(nèi)容大致相同。當(dāng)PCLK為低態(tài)，閂鎖204為隔離狀態(tài)，Q不受DHB變化影響。當(dāng) PCLK跳躍至高態(tài)，閂鎖204立即切換至其透明狀態(tài)，QB狀態(tài)隨DHB變化。PCLK再度回到低 態(tài)時，閂鎖204也返回隔離狀態(tài)。延遲電路603可由任何適當(dāng)方式實現(xiàn)。如所示實施例，延 遲電路603包括三個反相器Al、A2以及A3，彼此串聯(lián)，其中，Al接收LCK且輸出A，A2接收 A且輸出B，且A3接收B且輸出C。三個電容CA、CB、CC分別耦接于上述反相器A1、A2與A3 的輸出端，將該些輸出端接至VSS，以提供額外的信號延遲。圖7為時序圖，舉例說明暫存器600的運行，其中包括端點LCK、A、B、C、PCLK、DH、 DHB、LS2、Q、K2以及QB于時間軸上的變化。再次注明，上述裝置間存在可忽略的延遲，該 類延遲并沒有在圖中顯示，唯一顯示的信號延遲乃延遲電路603所產(chǎn)生。此外，信號的狀態(tài) 變化細(xì)節(jié)也沒有在圖中顯示。在時間點t0，LCK為低態(tài)、PLCK為低態(tài)、DH為高態(tài)、DHB為低 態(tài)、LS2為高態(tài)、Q為低態(tài)、K2與QB皆為高態(tài)。因為PCLK為低態(tài)，閂鎖204處于隔離模式， Q與DHB隔離、且維持電路210啟動以維持Q與QB的狀態(tài)。由于LS2與K2皆為高態(tài)，會分 別啟動N9與附0，以維持Q為低態(tài)。在接下來的時間點tl，LCK轉(zhuǎn)換為高態(tài)。因為LCK與 C皆為高態(tài)，經(jīng)過與非門605與反相器607的信號延遲可忽略，PCLK在時間點tl轉(zhuǎn)換為高 態(tài)，致使閂鎖204轉(zhuǎn)換為透明狀態(tài)。因為DHB為低態(tài)，N8為關(guān)閉、P8維持啟動、且N6啟動， 端點DHB拉低LS2的電壓以啟動P7與關(guān)閉N9。由于P7與P8皆為啟動，Q提升至VDDH。反 相器209與反相器211分別將K2與QB電壓拉低。在LCK上升后，信號A于些微延遲后下降其電位，再經(jīng)一段延遲信號B也提升其電 位，又經(jīng)一段延遲后信號C也下降其電位。當(dāng)信號C在延遲電路603所提供的短時間延遲 后最終轉(zhuǎn)換至低態(tài)，PCLK于時間點t2被拉回低態(tài)，以轉(zhuǎn)換閂鎖204回隔離模式。Q與DHB 隔離。P6啟動，LS2被拉升回高態(tài)。由于K2與PCLK皆為低態(tài)，P9與PlO分別被啟動，維持 電路210維持Q為高態(tài)。LCK在時間點t3返回低態(tài)，隨后，信號A轉(zhuǎn)換為高態(tài)、信號B轉(zhuǎn)換 為低態(tài)、且信號C轉(zhuǎn)換為高態(tài)。由于PCLK維持低態(tài)，故閂鎖204的狀態(tài)不變。在接下來的時間點t4，DH轉(zhuǎn)換至低態(tài)、且DHB轉(zhuǎn)換至高態(tài)。因為PCLK為低態(tài)，Q 被隔離不受DHB的狀態(tài)轉(zhuǎn)變影響。P8關(guān)閉且N8啟動。當(dāng)LCK于時間點t5轉(zhuǎn)換至高態(tài)時， PCLK再次突升至高態(tài)，N7啟動，Q由N7與N8連手拉至低態(tài)，K2與QB則提升至高態(tài)。N6維 持關(guān)閉且LS2由P6維持高態(tài)。如前述，在VDDL逼近或等于VDDH的狀態(tài)下，PCLK為高態(tài)時 P6被關(guān)閉，導(dǎo)致LS2在PCLK為高態(tài)時處于一中值狀態(tài)。在這樣的情況下，P8為完全關(guān)閉， 導(dǎo)致P7的狀態(tài)不重要，且PlO也為完全關(guān)閉，致使維持電路210不與N7和N8對抗，端點Q 電壓會被順利下拉。當(dāng)PCLK經(jīng)延遲電路603的信號延遲后在時間點t6轉(zhuǎn)換回低態(tài)，P6至 少部分啟動，將LS2電壓提升至VDDH，以啟動N9。K2與LS2在時間點t6皆為高態(tài)，使得Q 在閂鎖204的隔離狀態(tài)下維持低態(tài)。圖8圖解圖1內(nèi)一個或多種暫存器119的一種實施例，為一脈沖時鐘暫存器800， 用以使用時鐘LCK暫存微處理器105的低電壓數(shù)據(jù)DL。暫存器800與暫存器600的結(jié)構(gòu)大 致相同，不同處在于閂鎖204由閂鎖804取代。閂鎖804與閂鎖204的結(jié)構(gòu)大致相同，差別在于反相器203由反相器403取代。反相器403由VDDL與VSS驅(qū)動，于輸入端接收DL，且 于輸出信號DLB于輸出端DLH。暫存器800的邏輯操作與暫存器600大致相同。相較于前 述閂鎖402接收低電壓輸入數(shù)據(jù)DLB，閂鎖804也接收低電壓數(shù)據(jù)DLB進(jìn)行處理。圖9以時序圖舉例說明暫存器800的運行，其中包括端點LCK、A、B、C、PCLK、DL、 DLB、LS2、Q、K2、與QB于時間軸上的變化。圖9所示時序圖與圖7所示內(nèi)容大致相同，除了 圖9中，DL與DLB在較低的電壓VSS VDDL切換。以上說明書敘述僅列舉本發(fā)明的某些實施例，并非用來限定本發(fā)明范圍。本領(lǐng)域 技術(shù)人員根據(jù)本發(fā)明與現(xiàn)有技術(shù)所衍伸出來的任何變形與改良皆涉及本發(fā)明技術(shù)范圍。權(quán) 利要求范圍并非僅限定于說明書實施例內(nèi)容，還包括本領(lǐng)域技術(shù)人員依照其敘述所能想象 到的任何變形。
權(quán)利要求
一種暫存器，包括一第一移位電路，根據(jù)一第一時鐘端點以及一第一輸入端點的信號令一第一移位端點的信號于一參考電壓與一高電壓切換；其中，上述第一時鐘端點于上述參考電壓與一低電壓切換，其中上述低電壓與高電壓皆高于上述參考電壓，且上述高電壓高于上述低電壓；一第一閂鎖隔離電路，于該第一時鐘端點位于上述參考電壓時將一第一輸出端點與上述第一輸入端點隔離，且于該第一時鐘端點位于該低電壓時根據(jù)該第一輸入端點令上述第一輸出端點為上述參考電壓與上述高電壓其一；以及一第一維持電路，于該第一時鐘端點位于上述參考電壓時維持上述第一輸出端點的狀態(tài)。
2.根據(jù)權(quán)利要求1所述的暫存器，其中上述第一移位電路包括一第一 P通道裝置，具有一柵極耦接上述第一時鐘端點，具有一漏極耦接上述第一移 位端點，且具有一源極以及一基極耦接位于上述高電壓的一第一電源端點；以及一第一 N通道裝置，具有一源極耦接上述第一輸入端點，具有一基極耦接位于上述參 考電壓的一第二電源端點，具有一漏極耦接上述第一移位端點，且具有一柵極耦接上述第 一時鐘端點。
3.根據(jù)權(quán)利要求2所述的暫存器，其中上述第一閂鎖隔離電路包括一第二 P通道裝置，具有一柵極耦接上述第一移位端點，具有一漏極，且具有一源極以 及一基極耦接上述第一電源端點；一第三P通道裝置，具有一柵極耦接上述第一輸入端點，具有一漏極耦接上述第一輸 出端點，具有一源極耦接上述第二 P通道裝置的漏極，以及具有一基極耦接上述第一電源 端點；一第二 N通道裝置，具有一漏極耦接上述第一輸出端點，具有一基極耦接上述第二電 源端點，具有一源極，且具一柵極耦接上述第一時鐘端點；以及一第三N通道裝置，具有一漏極耦接上述第二 N通道裝置的源極，具有一基極與一源極 耦接上述第二電源端點，且具有一柵極耦接上述第一輸入端點。
4.根據(jù)權(quán)利要求1所述的暫存器，其中上述第一閂鎖隔離電路包括一第一 P通道裝置，具有一柵極耦接上述第一移位端點，具有一漏極，且具有一源極與 一基極耦接位于上述高電壓的一第一電源端點；一第二 P通道裝置，具有一柵極耦接上述第一輸入端點，具有一漏極耦接上述第一輸 出端點，具有一源極耦接上述第一 P通道裝置的漏極，以及具有一基極耦接上述第一電源 端點；一第一 N通道裝置，具有一漏極耦接上述第一輸出端點，具有一基極耦接位于上述參 考電壓的一第二電源端點，具有一源極，以及具有一柵極耦接上述第一時鐘端點；以及一第二 N通道裝置，具有一漏極耦接上述第一 N通道裝置的源極，具有一基極以及一源 極耦接上述第二電源端點，且具有一柵極耦接上述第一輸入端點。
5.根據(jù)權(quán)利要求1所述的暫存器，其中上述第一維持電路包括一第一 P通道裝置，具有一柵極耦接一維持端點，具有一漏極，且具有一源極與一基極 耦接位于上述高電壓的一第一電源端點；一第二 P通道裝置，具有一柵極耦接上述第一時鐘端點，具有一漏極耦接上述第一輸 出端點，具有一源極耦接該第一P通道裝置的漏極，且具有一基極耦接上述第一電源端點； 一第一 N通道裝置，具有一漏極耦接上述第一輸出端點，具有一基極偶接位于上述參 考電壓的一第二電源端點，具有一源極，且具有一柵極耦接上述第一移位端點；一第二 N通道裝置，具有一漏極耦接上述第一 N裝置的源極，具有一基極以及一源極耦 接上述第二電源端點，以及具有一柵極耦接上述維持端點；以及一反相器，由上述第一與第二電源端點所提供的電壓驅(qū)動，具有一輸入端耦接上述第 一輸出端點，且具有一輸出端耦接上述維持端點。
6.根據(jù)權(quán)利要求1所述的暫存器，其中包括上述第一移位電路、上述第一閂鎖隔離電路以及上述第一維持電路共同組成的一主閂 鎖電路；以及一從栓鎖電路，包括一第二移位電路，根據(jù)一第二時鐘端點與一第二輸入端點的信號令一第二移位端點于 上述參考電壓與上述高電壓切換；一第二閂鎖隔離電路，于上述第二時鐘端點位于上述參考電壓時將一第二輸出端點與 該第二輸入端點隔離，且于該第二時鐘端點位于上述低電壓時根據(jù)該第二輸入端點令該第 二輸出端點為上述參考電壓與高電壓其一；以及一第二維持電路，于該第二時鐘端點位于該參考電壓時維持該第二輸出端點的狀態(tài)； 一第一反相器，由上述參考電壓與低電壓驅(qū)動，具有一輸入端耦接該第二時鐘端點，且 具有一輸出端耦接上述第一時鐘端點；以及一第二反相器，由上述參考電壓與高電壓驅(qū)動，具有一輸入端耦接該第一輸出端點且 具有一輸出端耦接上述第二輸入端點。
7.根據(jù)權(quán)利要求1所述的暫存器，還包括上述第一移位電路、上述第一閂鎖隔離電路、以及上述第一維持電路所共同組成一從 閂鎖電路；以及一脈沖時鐘電路，由上述參考電壓與低電壓驅(qū)動，用以根據(jù)一第二時鐘端點在上述參 考電壓與低電壓之間的轉(zhuǎn)換于該第一時鐘端點設(shè)定一時鐘脈沖。
8.根據(jù)權(quán)利要求7所述的暫存器，其中上述脈沖時鐘電路包括一邏輯與門電路，由上述參考電壓與低電壓驅(qū)動，具有一第一輸入端耦接上述第二時 鐘端點，具有一第二輸入端耦接一延遲端點，且具有一輸出端耦接上述第一時鐘端點；以及 一延遲電路，由上述參考電壓與低電壓驅(qū)動，延遲且反相上述第二時鐘端點的信號以 提供上述延遲端點的信號。
9.一種集成電路，包括一時鐘電路，包括一第一時鐘端點，其中上述時鐘電路令上述第一時鐘端點于一參考 電壓與一低電壓切換；其中上述低電壓與一高電壓的電壓皆高于上述參考電壓，且上述高電壓高于上述低電壓；一暫存器，包括一第一移位電路，根據(jù)上述第一時鐘端點與一第一輸入端點的信號令一第一移位端點的信號于上述參考電壓與上述高電壓切換；一第一閂鎖隔離電路，于上述第一時鐘端點位于上述參考電壓時令一第一輸出端點與 上述第一輸入端點隔離，且于上述第一時鐘端點位于上述低電壓時根據(jù)上述第一輸入端點 的狀態(tài)設(shè)定上述第一輸出端點為上述參考電壓與上述高電壓其一；以及一第一維持電路，于上述第一時鐘端點位于上述參考電壓時維持該第一輸出端點的狀態(tài)。
10.根據(jù)權(quán)利要求9所述的集成電路，其中上述時鐘電路于一低功耗狀態(tài)下令上述第 一時鐘端點的運行電壓偏離上述高電壓降低至上述低電壓。
11.根據(jù)權(quán)利要求9所述的集成電路，其中上述時鐘電路以及上述暫存器集成于一微 處理器芯片中。
12.根據(jù)權(quán)利要求11所述的集成電路，其中上述暫存器集成于該微處理器芯片的一高 電壓區(qū)域。
13.根據(jù)權(quán)利要求9所述的集成電路，還包括一功能電路，具有一輸出耦接上述第一輸 入端點，其中上述功能電路令上述第一輸入端點于上述參考電壓與上述低電壓切換。
14.根據(jù)權(quán)利要求9所述的集成電路，其中上述第一移位電路、上述第一閂鎖隔離電 路、以及上述維持電路共同組成一主閂鎖電路，其中上述暫存器還包括一從閂鎖電路，包括一第二移位電路，根據(jù)一第二時鐘端點與一第二輸入端點的信號令一第二移位端點于 上述參考電壓與高電壓切換；一第二閂鎖隔離電路，于該第二時鐘端點位于上述參考電壓時令一第二輸出端點與上 述第二輸入端點隔離，且于該第二時鐘端點位于上述低電壓時根據(jù)該第二輸入端點的狀況 令該第二輸出端點為上述參考電壓與高電壓其一；以及一第二維持電路，于該第二時鐘端點位于上述參考電壓時維持該第二輸出端點的狀態(tài)；一第一反相器，由上述參考電壓與低電壓驅(qū)動，具有一輸入端耦接上述第二時鐘端點 與一輸出端耦接上述第一時鐘端點；以及一第二反相器，由上述參考電壓與上述高電壓驅(qū)動，具有一輸入端耦接上述第一輸出 端點且具有一輸出端耦接上述第二輸入端點。
15.根據(jù)權(quán)利要求9所述的集成電路，還包括上述第一移位電路、上述第一閂鎖隔離電路、以及上述第一維持電路共同組成一從閂 鎖電路；以及一脈沖時鐘電路，由上述參考電壓以及上述低電壓驅(qū)動，根據(jù)一第二時鐘端點于上述 參考電壓與上述低電壓的轉(zhuǎn)換于上述第一時鐘端點設(shè)定一時鐘脈沖。
16.根據(jù)權(quán)利要求9所述的集成電路，其中 上述第一移位電路包括一第一 P通道裝置，具有一柵極耦接上述第一時鐘端點，具有一漏極耦接上述第一移 位端點，且具有一源極以及一基極耦接位于上述高電壓的一第一電源端點；以及一第一 N通道裝置，具有一源極耦接上述第一輸入端點，具有一基極耦接位于上述參 考電壓的一第二電源端點，具有一漏極耦接上述第一移位端點，且具有一柵極耦接上述第一時鐘端點；以及上述第一閂鎖隔離電路包括一第二 P通道裝置，具有一柵極耦接上述第一移位端點，具有一漏極，且具有一源極以 及一基極耦接上述第一電源端點；一第三P通道裝置，具有一柵極耦接上述第一輸入端點，具有一漏極耦接上述第一輸 出端點，具有一源極耦接上述第二 P通道裝置的漏極，且具有一基極耦接上述第一電源端占. 一第二 N通道裝置，具有一漏極耦接上述第一輸出端點，具有一基極耦接上述第二電 源端點，具有一源極，且具有一柵極耦接上述第一時鐘端點；以及一第三N通道裝置，具有一漏極耦接上述第二 N通道裝置的源極，具有一基極與一源極 耦接上述第二電源端點，且具有一柵極耦接上述第一輸入端點。
17.一種暫存一輸入端點的狀態(tài)的方法，包括令一時鐘端點于一參考電壓與一低電壓切換，其中上述低電壓大于該參考電壓且小于 一高電壓；控制一移位電路，以于該時鐘端點位于該參考電壓時將一移位端點提升至上述高電 壓，且于該時鐘端點位于該低電壓、且該輸入端點位于該參考電壓時令該移位端點下降至 該參考電壓；控制一閂鎖隔離電壓，以于該移位端點與該輸入端點皆位于該參考電壓時提升一輸出 端點至上述高電壓，于該時鐘端點位于上述低電壓且上述輸入端點至少與上述低電壓一樣 電壓時調(diào)整該輸出端點至該參考電壓，以及于該時鐘端點位于該參考電壓時令該輸出端點 與該輸入端點隔離；以及控制一維持電路于該時鐘信號位于該參考電壓時維持該輸出端點的電壓。
18.根據(jù)權(quán)利要求17所述的方法，其中上述控制該移位電路的步驟包括啟動一P通 道裝置，該P通道裝置耦接于該時鐘端點與該移位端點之間。
19.根據(jù)權(quán)利要求17所述的方法，其中上述控制該移位電路的步驟包括于該時鐘端 點位于該低電壓且該輸入端點位于該參考電壓時啟動一 N通道裝置，該N通道裝置耦接于 該輸入端點與該移位端點之間。
20.根據(jù)權(quán)利要求17所述的方法，其中上述控制該移位電路的步驟還包括于該時鐘 端點位于該低電壓且該輸入端點至少為該低電壓時，令一 P通道裝置至少部分啟動以提升 該移位端點至上述高電壓，其中，該P通道裝置耦接于上述時鐘端點與移位端點之間。
全文摘要
本發(fā)明揭露一種暫存器，其中包括一移位電路、一閂鎖隔離電路以及一維持電路，用以根據(jù)一低電壓時鐘暫存數(shù)據(jù)。移位電路根據(jù)一時鐘端點與一輸入端點的電壓令一移位端點于一參考電壓與一高電壓切換。時鐘端點于參考電壓與一低電壓間切換。閂鎖隔離電路于該時鐘端點位于參考電壓時令一輸出端點與該輸入端點隔離，且于時鐘端點位于低電壓時根據(jù)輸入端點的狀態(tài)令輸出端點為上述參考電壓與高電壓中其一。維持電路于時鐘端點位于該參考電壓時維持該輸出端點的狀態(tài)。
文檔編號G06F9/312GK101894011SQ201010246520
公開日2010年11月24日 申請日期2010年8月4日 優(yōu)先權(quán)日2009年8月13日
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