專(zhuān)利名稱(chēng)：總線(xiàn)系統(tǒng)、對(duì)低速總線(xiàn)設(shè)備進(jìn)行讀寫(xiě)操作的方法及裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及數(shù)據(jù)傳輸技術(shù)領(lǐng)域，尤其涉及一種總線(xiàn)系統(tǒng)、對(duì)低速總線(xiàn)設(shè)備進(jìn)行讀 寫(xiě)操作的方法及裝置。
背景技術(shù)：
總線(xiàn)(Bus)是指用于在電子系統(tǒng)內(nèi)部各功能部件之間傳送信息的公共通信干線(xiàn)， 根據(jù)總線(xiàn)應(yīng)用的具體環(huán)境以及承擔(dān)的作用不同，總線(xiàn)的組成也不同，例如，對(duì)于本地總線(xiàn) (local bus)，它一般由一組導(dǎo)線(xiàn)組成，按照各導(dǎo)線(xiàn)功能的不同，又可以劃分為數(shù)據(jù)總線(xiàn)、地 址總線(xiàn)和控制總線(xiàn)，分別用來(lái)傳輸數(shù)據(jù)信號(hào)、地址信號(hào)以及控制信號(hào)。在本地總線(xiàn)的一個(gè)典型應(yīng)用環(huán)境中，總線(xiàn)用于連接中央處理器以及總線(xiàn)設(shè)備，并 負(fù)責(zé)傳送中央處理器對(duì)總線(xiàn)設(shè)備進(jìn)行讀寫(xiě)操作時(shí)的信號(hào)，該總線(xiàn)系統(tǒng)如圖1所示，包括中 央處理器(Central Processing Unit, CPU)、總線(xiàn)以及支持中央處理器通過(guò)總線(xiàn)進(jìn)行數(shù)據(jù) 讀寫(xiě)的總線(xiàn)設(shè)備，圖1中包括了三個(gè)總線(xiàn)設(shè)備；其中中央處理器為整個(gè)硬件系統(tǒng)的核心，它在軟件的控制下調(diào)度整個(gè)系統(tǒng)的資源，如 通過(guò)驅(qū)動(dòng)總線(xiàn)來(lái)發(fā)起對(duì)總線(xiàn)設(shè)備的讀寫(xiě)操作；總線(xiàn)設(shè)備一般是具備某些特定功能的模塊，例如，SDRAM (Synchronous Dynamic Random Access Memory,同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器)、并行FLASH、串行FLASH等；總線(xiàn)由地址總線(xiàn)、數(shù)據(jù)總線(xiàn)和控制總線(xiàn)構(gòu)成，如圖1所示，ADDR為地址總線(xiàn)，DATA 為數(shù)據(jù)總線(xiàn)，0E#、0E#以及CS#為控制總線(xiàn)，讀使能0E#表明讀操作控制總線(xiàn)，寫(xiě)使能冊(cè)# 表明寫(xiě)操作控制總線(xiàn)，片選CS[7:0]#用于決定中央處理器要訪(fǎng)問(wèn)的總線(xiàn)設(shè)備為哪個(gè)，如圖 1中所示，CS0#有效則表示中央處理器要訪(fǎng)問(wèn)總線(xiàn)設(shè)備3。在中央處理器訪(fǎng)問(wèn)總線(xiàn)設(shè)備的 過(guò)程中，各信號(hào)必須以一種特定的邏輯關(guān)系進(jìn)行工作，這種不同信號(hào)之間的特定邏輯關(guān)系 就稱(chēng)為時(shí)序，讀時(shí)序即為進(jìn)行讀操作時(shí)的時(shí)序，寫(xiě)時(shí)序即為進(jìn)行寫(xiě)操作時(shí)的時(shí)序。因?yàn)椴煌?的總線(xiàn)設(shè)備都有其自己的器件特征，例如讀寫(xiě)數(shù)據(jù)的速度可能相差很大，因而中央處理器 訪(fǎng)問(wèn)總線(xiàn)設(shè)備時(shí)的時(shí)序必須符合該總線(xiàn)設(shè)備的規(guī)定，例如，當(dāng)CS#與0E#同時(shí)有效時(shí)，為讀 操作，當(dāng)cs#與m#同時(shí)有效時(shí)，為寫(xiě)操作。在總線(xiàn)系統(tǒng)中，中央處理器一般只有一個(gè)，但總線(xiàn)設(shè)備經(jīng)常會(huì)有多個(gè)，如圖1所 示，各總線(xiàn)設(shè)備都是直接與總線(xiàn)中的各條信號(hào)線(xiàn)直接相連，這些總線(xiàn)設(shè)備共用地址總線(xiàn) (ADDR)、數(shù)據(jù)總線(xiàn)(DATA)以及控制總線(xiàn)中的讀使能0E#和寫(xiě)使能TO#，但是片選信號(hào)CS# 是相互獨(dú)立的，如圖1所示，總線(xiàn)設(shè)備1、總線(xiàn)設(shè)備2、總線(xiàn)設(shè)備3的片選信號(hào)分別為CS2#、 CS1#、CS0#，中央處理器正是利用這些獨(dú)立的片選信號(hào)來(lái)對(duì)不同的總線(xiàn)設(shè)備進(jìn)行分辨?；趫D1所示的總線(xiàn)系統(tǒng)，中央處理器訪(fǎng)問(wèn)總線(xiàn)設(shè)備的過(guò)程如下當(dāng)中央處理器要和總線(xiàn)設(shè)備1進(jìn)行數(shù)據(jù)傳輸時(shí)，它就使CS2#有效(通常低電平為 有效)，總線(xiàn)設(shè)備1檢測(cè)到CS2#有效后，進(jìn)一步檢測(cè)是0E#有效還是m#有效，以此來(lái)判斷 中央處理器是發(fā)起讀操作還是寫(xiě)操作，判斷完畢后，總線(xiàn)設(shè)備1就會(huì)響應(yīng)中央處理器的相 應(yīng)操作。
總線(xiàn)系統(tǒng)的性能一般通過(guò)總線(xiàn)帶寬來(lái)體現(xiàn)，總線(xiàn)帶寬指單位時(shí)間內(nèi)總線(xiàn)上傳送的 數(shù)據(jù)量大小，單位一般用ΜΒ/s表示，即每鈔鐘傳送的兆字節(jié)數(shù)。與總線(xiàn)帶寬密切相關(guān)的兩 個(gè)因素是總線(xiàn)的位寬和總線(xiàn)的讀寫(xiě)周期(即中央處理器對(duì)總線(xiàn)設(shè)備進(jìn)行一次讀操作或?qū)?操作所需要的時(shí)間)，它們之間的關(guān)系如下總線(xiàn)帶寬=總線(xiàn)的位寬/(8*總線(xiàn)讀寫(xiě)周期)總線(xiàn)設(shè)備一般分為高速總線(xiàn)設(shè)備和低速總線(xiàn)設(shè)備，高速總線(xiàn)設(shè)備和低速總線(xiàn)設(shè)備 是通過(guò)中央處理器執(zhí)行一次讀操作或?qū)懖僮魉璧臅r(shí)間來(lái)區(qū)分，中央處理器訪(fǎng)問(wèn)高速總線(xiàn) 設(shè)備所需的時(shí)間相對(duì)較短，訪(fǎng)問(wèn)低速總線(xiàn)設(shè)備所需的時(shí)間相對(duì)較長(zhǎng)。高速總線(xiàn)設(shè)備與低速 總線(xiàn)設(shè)備并沒(méi)有嚴(yán)格意義上的區(qū)分，而只是相對(duì)的概念，例如，如果一個(gè)總線(xiàn)設(shè)備的讀寫(xiě)周 期大于總線(xiàn)周期的5倍，則可以認(rèn)為該總線(xiàn)設(shè)備是低速總線(xiàn)設(shè)備，否則為高速總線(xiàn)設(shè)備。如 前所述，中央處理器要訪(fǎng)問(wèn)總線(xiàn)設(shè)備，必須以一定的時(shí)序來(lái)操作，該時(shí)序是被訪(fǎng)問(wèn)的總線(xiàn)設(shè) 備規(guī)定的，中央處理器必須發(fā)出符合這個(gè)規(guī)定的信號(hào)，才能成功對(duì)總線(xiàn)設(shè)備進(jìn)行讀操作或 寫(xiě)操作，如圖2所示，是中央處理器為某一低速總線(xiàn)設(shè)備配置的讀寫(xiě)時(shí)序，其中，Tbusc;1。。k為中 央處理器的總線(xiàn)周期，假設(shè)總線(xiàn)頻率為100MHz，那么Tbusc;1。。k = 10ns，假設(shè)該低速總線(xiàn)設(shè)備 規(guī)定一個(gè)讀寫(xiě)周期的最短時(shí)間為100ns，則中央處理器需要為該低速總線(xiàn)設(shè)備配置10個(gè)總 線(xiàn)周期(即100ns，也就是說(shuō)，中央處理器對(duì)此低速總線(xiàn)設(shè)備進(jìn)行一次讀操作或?qū)懖僮鳎?須耗費(fèi)IOOns的時(shí)間，在這個(gè)時(shí)間內(nèi)，中央處理器不能訪(fǎng)問(wèn)其他的總線(xiàn)設(shè)備，也不能進(jìn)行其 他的操作。假設(shè)該低速總線(xiàn)設(shè)備的位寬為8bit，則總線(xiàn)帶寬=總線(xiàn)的位寬/ (8*總線(xiàn)的讀寫(xiě) 周期)=lOMB/s，即中央處理器訪(fǎng)問(wèn)此低速總線(xiàn)設(shè)備時(shí)，總線(xiàn)帶寬僅為lOMB/s。而在理想 狀態(tài)下，如果總線(xiàn)設(shè)備的讀寫(xiě)周期與中央處理器的總線(xiàn)周期相同，那么總線(xiàn)帶寬可以達(dá)到 lOOMB/s,由此可見(jiàn)，中央處理器訪(fǎng)問(wèn)低速總線(xiàn)設(shè)備的效率僅為理想狀態(tài)下的10%。綜上所述，傳統(tǒng)總線(xiàn)系統(tǒng)的主要缺點(diǎn)是中央處理器在訪(fǎng)問(wèn)讀寫(xiě)周期較長(zhǎng)的低速 總線(xiàn)設(shè)備時(shí)，會(huì)耗費(fèi)過(guò)多的總線(xiàn)周期，導(dǎo)致總線(xiàn)帶寬低下，整個(gè)系統(tǒng)的性能也因此變差。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明實(shí)施例提供一種總線(xiàn)系統(tǒng)、對(duì)低速總線(xiàn)設(shè)備進(jìn)行讀寫(xiě)操作的方 法及裝置，采用該技術(shù)方案，能夠提高中央處理器訪(fǎng)問(wèn)低速總線(xiàn)設(shè)備時(shí)的總線(xiàn)帶寬。本發(fā)明實(shí)施例通過(guò)如下技術(shù)方案實(shí)現(xiàn)根據(jù)本發(fā)明實(shí)施例的一個(gè)方面，提供了一種總線(xiàn)系統(tǒng)，該總線(xiàn)系統(tǒng)包括中央處理 器、邏輯器件以及低速總線(xiàn)設(shè)備所述中央處理器，用于向所述邏輯器件發(fā)送第一讀數(shù)據(jù)控制信號(hào)以及向第一地址 總線(xiàn)發(fā)送用于指示讀取的數(shù)據(jù)所在地址的地址信號(hào)；在經(jīng)過(guò)設(shè)定時(shí)長(zhǎng)后，再次向所述邏輯 器件發(fā)送所述第一讀數(shù)據(jù)控制信號(hào)以及向第一地址總線(xiàn)發(fā)送所述地址信號(hào)，并獲取所述邏 輯器件發(fā)送到第一數(shù)據(jù)總線(xiàn)上的數(shù)據(jù)；其中，所述第一讀數(shù)據(jù)控制信號(hào)以及所述地址信號(hào) 以第一時(shí)序關(guān)系發(fā)送；所述邏輯器件，用于在接收到所述中央處理器發(fā)送的第一讀數(shù)據(jù)控制信號(hào)后，鎖 存第一地址總線(xiàn)上傳輸?shù)牡刂沸盘?hào)，并確定所述第一讀數(shù)據(jù)控制信號(hào)指示讀取的數(shù)據(jù)是否 存儲(chǔ)在本地寄存器中，若是，則將所述寄存器中存儲(chǔ)的數(shù)據(jù)發(fā)送到第一數(shù)據(jù)總線(xiàn)上；若否， 則向所述第一讀數(shù)據(jù)控制信號(hào)指示讀取數(shù)據(jù)的低速總線(xiàn)設(shè)備發(fā)送第二讀數(shù)據(jù)控制信號(hào)以及向第二地址總線(xiàn)發(fā)送鎖存的所述地址信號(hào)，并獲取所述低速總線(xiàn)設(shè)備發(fā)送到第二數(shù)據(jù)總 線(xiàn)上的數(shù)據(jù)并存儲(chǔ)在本地寄存器中，其中，所述第二讀數(shù)據(jù)控制信號(hào)以及鎖存的所述地址 信號(hào)以第二時(shí)序關(guān)系發(fā)送，并且所述第二時(shí)序包括的總線(xiàn)周期數(shù)大于所述第一時(shí)序包括的 總線(xiàn)周期數(shù)；所述低速總線(xiàn)設(shè)備，用于在接收所述邏輯器件發(fā)送的第二讀數(shù)據(jù)控制信號(hào)后，獲 取第二地址總線(xiàn)上傳輸?shù)牡刂沸盘?hào)，并將從所述地址信號(hào)指示的地址中讀取的數(shù)據(jù)發(fā)送到 第二數(shù)據(jù)總線(xiàn)上。根據(jù)本發(fā)明實(shí)施例的又一個(gè)方面，還提供了一種總線(xiàn)系統(tǒng)，該總線(xiàn)系統(tǒng)包括中央 處理器、邏輯器件以及低速總線(xiàn)設(shè)備所述中央處理器，用于向所述邏輯器件發(fā)送第一寫(xiě)數(shù)據(jù)控制信號(hào)、向第一數(shù)據(jù)總 線(xiàn)發(fā)送所述第一寫(xiě)數(shù)據(jù)控制信號(hào)指示寫(xiě)入的數(shù)據(jù)信號(hào)以及向第一地址總線(xiàn)發(fā)送指示數(shù)據(jù) 寫(xiě)入地址的地址信號(hào)；其中，所述第一寫(xiě)數(shù)據(jù)控制信號(hào)、所述數(shù)據(jù)信號(hào)以及所述地址信號(hào)以 第一時(shí)序關(guān)系發(fā)送；所述邏輯器件，用于在接收到所述中央處理器發(fā)送的第一寫(xiě)數(shù)據(jù)控制信號(hào)后，鎖 存所述地址信號(hào)以及所述數(shù)據(jù)信號(hào)，并向所述第一寫(xiě)數(shù)據(jù)控制信號(hào)指示寫(xiě)入數(shù)據(jù)的低速總 線(xiàn)設(shè)備發(fā)送第二寫(xiě)數(shù)據(jù)控制信號(hào)、向第二數(shù)據(jù)總線(xiàn)發(fā)送鎖存的所述數(shù)據(jù)信號(hào)以及向第二地 址總線(xiàn)發(fā)送鎖存的所述地址信號(hào)，其中，所述第二寫(xiě)數(shù)據(jù)控制信號(hào)、鎖存的所述數(shù)據(jù)信號(hào)以 及鎖存的所述地址信號(hào)以第二時(shí)序關(guān)系發(fā)送，并且所述第二時(shí)序包括的總線(xiàn)周期數(shù)大于所 述第一時(shí)序包括的總線(xiàn)周期數(shù)；所述低速總線(xiàn)設(shè)備，用于在接收所述邏輯器件發(fā)送的第二寫(xiě)數(shù)據(jù)控制信號(hào)后，獲 取第二數(shù)據(jù)總線(xiàn)上傳輸?shù)臄?shù)據(jù)信號(hào)以及第二地址總線(xiàn)上傳輸?shù)牡刂沸盘?hào)，并將所述數(shù)據(jù)信 號(hào)對(duì)應(yīng)的數(shù)據(jù)寫(xiě)入所述地址信號(hào)指示的地址。根據(jù)本發(fā)明實(shí)施例的又一個(gè)方面，還提供了一種對(duì)低速總線(xiàn)設(shè)備進(jìn)行讀操作的方 法，包括邏輯器件接收中央處理器發(fā)送的第一讀數(shù)據(jù)控制信號(hào)，并鎖存所述中央處理器向 第一地址總線(xiàn)發(fā)送的用于指示讀取的數(shù)據(jù)所在地址的地址信號(hào)；其中，所述第一讀數(shù)據(jù)控 制信號(hào)以及所述地址信號(hào)以第一時(shí)序關(guān)系發(fā)送；邏輯器件確定所述第一讀數(shù)據(jù)控制信號(hào)指示讀取的數(shù)據(jù)是否存儲(chǔ)在本地寄存器 中；若是，則將所述寄存器中存儲(chǔ)的數(shù)據(jù)發(fā)送到第一數(shù)據(jù)總線(xiàn)上供所述中央處理器讀 取；若否，則向所述第一讀數(shù)據(jù)控制信號(hào)指示讀取數(shù)據(jù)的低速總線(xiàn)設(shè)備發(fā)送第二讀數(shù) 據(jù)控制信號(hào)以及向第二地址總線(xiàn)發(fā)送鎖存的所述地址信號(hào)，并獲取所述低速總線(xiàn)設(shè)備發(fā)送 到第二數(shù)據(jù)總線(xiàn)上的數(shù)據(jù)并存儲(chǔ)在本地寄存器中，其中，所述低速總線(xiàn)設(shè)備發(fā)送到第二數(shù) 據(jù)總線(xiàn)上的數(shù)據(jù)為所述低速總線(xiàn)設(shè)備在接收所述第二讀數(shù)據(jù)控制信號(hào)后從所述第二地址 總線(xiàn)上傳輸?shù)牡刂沸盘?hào)指示的地址中獲取的；所述第二讀數(shù)據(jù)控制信號(hào)以及鎖存的所述地 址信號(hào)以第二時(shí)序關(guān)系發(fā)送，并且所述第二時(shí)序包括的總線(xiàn)周期數(shù)大于所述第一時(shí)序包括 的總線(xiàn)周期數(shù)。根據(jù)本發(fā)明實(shí)施例的又一個(gè)方面，還提供了一種對(duì)低速總線(xiàn)設(shè)備進(jìn)行寫(xiě)操作的方法，包括邏輯器件接收中央處理器發(fā)送的第一寫(xiě)數(shù)據(jù)控制信號(hào)，并鎖存所述中央處理器向 第一數(shù)據(jù)總線(xiàn)發(fā)送的第一寫(xiě)數(shù)據(jù)控制信號(hào)指示寫(xiě)入的數(shù)據(jù)信號(hào)以及所述中央處理器以第 一時(shí)序向第一地址總線(xiàn)發(fā)送的指示數(shù)據(jù)寫(xiě)入地址的地址信號(hào)；其中，所述第一寫(xiě)數(shù)據(jù)控制 信號(hào)、所述數(shù)據(jù)信號(hào)以及所述地址信號(hào)以第一時(shí)序關(guān)系發(fā)送；邏輯器件向所述第一寫(xiě)數(shù)據(jù)控制信號(hào)指示寫(xiě)入數(shù)據(jù)的低速總線(xiàn)設(shè)備發(fā)送第二寫(xiě) 數(shù)據(jù)控制信號(hào)、向第二數(shù)據(jù)總線(xiàn)發(fā)送鎖存的所述數(shù)據(jù)信號(hào)以及向第二地址總線(xiàn)發(fā)送鎖存的 所述地址信號(hào)，供所述低速總線(xiàn)設(shè)備將所述數(shù)據(jù)信號(hào)對(duì)應(yīng)的數(shù)據(jù)寫(xiě)入所述地址信號(hào)指示的 地址中，其中，所述第二寫(xiě)數(shù)據(jù)控制信號(hào)、鎖存的所述數(shù)據(jù)信號(hào)以及鎖存的所述地址信號(hào)以 第二時(shí)序關(guān)系發(fā)送，并且所述第二時(shí)序包括的總線(xiàn)周期數(shù)大于所述第一時(shí)序包括的總線(xiàn)周 期數(shù)。根據(jù)本發(fā)明實(shí)施例的又一個(gè)方面，還提供了一種對(duì)低速總線(xiàn)設(shè)備進(jìn)行讀操作的裝 置，包括接收單元，用于接收中央處理器發(fā)送的第一讀數(shù)據(jù)控制信號(hào)；信號(hào)鎖存單元，用于在所述接收單元接收所述第一讀數(shù)據(jù)控制信號(hào)后，鎖存所述 中央處理器向第一地址總線(xiàn)發(fā)送的用于指示讀取的數(shù)據(jù)所在地址的地址信號(hào)；其中，所述 第一讀數(shù)據(jù)控制信號(hào)以及所述地址信號(hào)以第一時(shí)序關(guān)系發(fā)送；寄存器狀態(tài)確定單元，用于確定所述接收單元接收的第一讀數(shù)據(jù)控制信號(hào)指示讀 取的數(shù)據(jù)是否存儲(chǔ)在本地寄存器中；數(shù)據(jù)輸出單元，用于在所述寄存器狀態(tài)確定單元的確定結(jié)果為是時(shí)，將所述寄存 器中存儲(chǔ)的數(shù)據(jù)發(fā)送到第一數(shù)據(jù)總線(xiàn)上供所述中央處理器讀取；發(fā)送單元，用于在所述寄存器狀態(tài)確定單元的確定結(jié)果為否時(shí)，向所述第一讀數(shù) 據(jù)控制信號(hào)指示讀取數(shù)據(jù)的低速總線(xiàn)設(shè)備發(fā)送第二讀數(shù)據(jù)控制信號(hào)以及向第二地址總線(xiàn) 發(fā)送鎖存的所述地址信號(hào)；其中，所述第二讀數(shù)據(jù)控制信號(hào)以及鎖存的所述地址信號(hào)以第 二時(shí)序關(guān)系發(fā)送，并且所述第二時(shí)序包括的總線(xiàn)周期數(shù)大于所述第一時(shí)序包括的總線(xiàn)周期 數(shù)；數(shù)據(jù)獲取單元，用于在所述發(fā)送單元發(fā)送所述第二讀數(shù)據(jù)控制信號(hào)以及所述地址 信號(hào)后，獲取所述低速總線(xiàn)設(shè)備發(fā)送到第二數(shù)據(jù)總線(xiàn)上的數(shù)據(jù)并存儲(chǔ)在本地寄存器中，其 中，所述低速總線(xiàn)設(shè)備發(fā)送到第二數(shù)據(jù)總線(xiàn)上的數(shù)據(jù)為所述低速總線(xiàn)設(shè)備在接收所述第二 讀數(shù)據(jù)控制信號(hào)后從所述第二地址總線(xiàn)上傳輸?shù)牡刂沸盘?hào)指示的地址中獲取的。根據(jù)本發(fā)明實(shí)施例的又一個(gè)方面，還提供了一種對(duì)低速總線(xiàn)設(shè)備進(jìn)行寫(xiě)操作的裝 置，包括接收單元，用于接收中央處理器發(fā)送的第一寫(xiě)數(shù)據(jù)控制信號(hào)；信號(hào)鎖存單元，用于在所述接收單元接收所述第一寫(xiě)數(shù)據(jù)控制信號(hào)后，鎖存所述 中央處理器向第一數(shù)據(jù)總線(xiàn)發(fā)送的第一寫(xiě)數(shù)據(jù)控制信號(hào)指示寫(xiě)入的數(shù)據(jù)信號(hào)以及所述中 央處理器以第一時(shí)序向第一地址總線(xiàn)發(fā)送的指示數(shù)據(jù)寫(xiě)入地址的地址信號(hào)；其中，所述第 一寫(xiě)數(shù)據(jù)控制信號(hào)、所述數(shù)據(jù)信號(hào)以及所述地址信號(hào)以第一時(shí)序關(guān)系發(fā)送；發(fā)送單元，用于向所述第一寫(xiě)數(shù)據(jù)控制信號(hào)指示寫(xiě)入數(shù)據(jù)的低速總線(xiàn)設(shè)備發(fā)送第 二寫(xiě)數(shù)據(jù)控制信號(hào)、向第二數(shù)據(jù)總線(xiàn)發(fā)送鎖存的所述數(shù)據(jù)信號(hào)以及向第二地址總線(xiàn)發(fā)送鎖存的所述地址信號(hào)，供所述低速總線(xiàn)設(shè)備將所述數(shù)據(jù)信號(hào)對(duì)應(yīng)的數(shù)據(jù)寫(xiě)入所述地址信號(hào)指 示的地址中，其中，所述第二寫(xiě)數(shù)據(jù)控制信號(hào)、鎖存的所述數(shù)據(jù)信號(hào)以及鎖存的所述地址信 號(hào)以第二時(shí)序關(guān)系發(fā)送，并且所述第二時(shí)序包括的總線(xiàn)周期數(shù)大于所述第一時(shí)序包括的總 線(xiàn)周期數(shù)。通過(guò)本發(fā)明實(shí)施例提供的上述至少一個(gè)技術(shù)方案，通過(guò)在現(xiàn)有的總線(xiàn)系統(tǒng)中加入 邏輯器件，在中央處理器需要訪(fǎng)問(wèn)低速總線(xiàn)設(shè)備時(shí)，可以以高速時(shí)序(第一時(shí)序)訪(fǎng)問(wèn)該邏 輯器件，即以高速時(shí)序向該邏輯器件發(fā)送讀操作控制信號(hào)或?qū)懖僮骺刂菩盘?hào)，由該邏輯器 件將高速時(shí)序?qū)崟r(shí)地轉(zhuǎn)化為基于與被訪(fǎng)問(wèn)的低速總線(xiàn)設(shè)備相應(yīng)的低速時(shí)序(第二時(shí)序)， 并以此來(lái)訪(fǎng)問(wèn)該低速總線(xiàn)設(shè)備，在此過(guò)程中，邏輯器件根據(jù)中央處理器發(fā)送的讀操作控制 信號(hào)或?qū)懖僮骺刂菩盘?hào)完成相應(yīng)的處理。根據(jù)該技術(shù)方案，可以實(shí)現(xiàn)中央處理器以高速時(shí) 序訪(fǎng)問(wèn)低速總線(xiàn)設(shè)備，減少了中央處理器訪(fǎng)問(wèn)低速總線(xiàn)設(shè)備耗費(fèi)的總線(xiàn)周期，從而提高了 總線(xiàn)帶寬，使總線(xiàn)系統(tǒng)的性能得到優(yōu)化。本發(fā)明的其它特征和優(yōu)點(diǎn)將在隨后的說(shuō)明書(shū)中闡述，并且，部分地從說(shuō)明書(shū)中變 得顯而易見(jiàn)，或者通過(guò)實(shí)施本發(fā)明而了解。本發(fā)明的目的和其他優(yōu)點(diǎn)可通過(guò)在所寫(xiě)的說(shuō)明 書(shū)、權(quán)利要求書(shū)、以及附圖中所特別指出的結(jié)構(gòu)來(lái)實(shí)現(xiàn)和獲得。


附圖用來(lái)提供對(duì)本發(fā)明的進(jìn)一步理解，并且構(gòu)成說(shuō)明書(shū)的一部分，與本發(fā)明實(shí)施 例一起用于解釋本發(fā)明，并不構(gòu)成對(duì)本發(fā)明的限制。在附圖中圖1為現(xiàn)有技術(shù)提供的傳統(tǒng)總線(xiàn)系統(tǒng)的系統(tǒng)示意圖；圖2為現(xiàn)有技術(shù)提供的低速總線(xiàn)設(shè)備的讀寫(xiě)時(shí)序示意圖；圖3為本發(fā)明實(shí)施例一提供的總線(xiàn)系統(tǒng)示意圖；圖4為本發(fā)明實(shí)施例一提供的包括總線(xiàn)連接關(guān)系的總線(xiàn)系統(tǒng)示意圖；圖5為本發(fā)明實(shí)施例二提供的總線(xiàn)系統(tǒng)示意圖；圖6為本發(fā)明實(shí)施例二提供的包括總線(xiàn)連接關(guān)系的總線(xiàn)系統(tǒng)示意圖；圖7為本發(fā)明實(shí)施例三提供的對(duì)低速總線(xiàn)設(shè)備進(jìn)行讀操作的方法流程圖；圖8為本發(fā)明實(shí)施例三提供的邏輯器件確定第一讀數(shù)據(jù)控制信號(hào)指示讀取的數(shù) 據(jù)是否存儲(chǔ)在本地寄存器中的流程圖；圖9為本發(fā)明實(shí)施例三提供的邏輯器件接收中央處理器第二次發(fā)送的讀數(shù)據(jù)控 制信號(hào)以及進(jìn)行處理的流程圖；圖10為本發(fā)明實(shí)施例四提供的對(duì)低速總線(xiàn)設(shè)備進(jìn)行寫(xiě)操作的方法流程圖；圖11為本發(fā)明實(shí)施例五提供的基于圖4提供的總線(xiàn)系統(tǒng)實(shí)現(xiàn)讀操作的時(shí)序示意 圖；圖12為本發(fā)明實(shí)施例五提供的CPLD處理中央處理器的讀操作的流程圖；圖13為本發(fā)明實(shí)施例六提供的基于圖4提供的總線(xiàn)系統(tǒng)實(shí)現(xiàn)寫(xiě)操作的時(shí)序示意 圖；圖14為本發(fā)明實(shí)施例六提供的CPLD處理中央處理器的寫(xiě)操作的流程圖；圖15為本發(fā)明實(shí)施例七提供的對(duì)低速總線(xiàn)設(shè)備進(jìn)行讀操作的裝置示意圖；圖16為本發(fā)明實(shí)施例八提供的對(duì)低速總線(xiàn)設(shè)備進(jìn)行寫(xiě)操作的裝置示意圖。
具體實(shí)施例方式為了給出提高中央處理器訪(fǎng)問(wèn)低速總線(xiàn)設(shè)備的總線(xiàn)帶寬的實(shí)現(xiàn)方案，本發(fā)明實(shí)施 例提供了一種總線(xiàn)系統(tǒng)、對(duì)低速總線(xiàn)設(shè)備進(jìn)行寫(xiě)讀操作的方法及裝置，以下結(jié)合說(shuō)明書(shū)附 圖對(duì)本發(fā)明的優(yōu)選實(shí)施例進(jìn)行說(shuō)明，應(yīng)當(dāng)理解，此處所描述的優(yōu)選實(shí)施例僅用于說(shuō)明和解 釋本發(fā)明，并不用于限定本發(fā)明。并且在不沖突的情況下，本發(fā)明中的實(shí)施例及實(shí)施例中的 特征可以相互組合。實(shí)施例一根據(jù)本發(fā)明實(shí)施例，首先提供了一種總線(xiàn)系統(tǒng)，如圖3所示，該總線(xiàn)系統(tǒng)主要包 括中央處理器301、邏輯器件302以及低速總線(xiàn)設(shè)備303 該總線(xiàn)系統(tǒng)可以獨(dú)立地作為用于完成讀操作的總線(xiàn)系統(tǒng)，即中央處理器301通過(guò) 邏輯器件302對(duì)低速總線(xiàn)設(shè)備303執(zhí)行讀操作，具體地，當(dāng)該總線(xiàn)系統(tǒng)獨(dú)立地作為用于完成 讀操作的總線(xiàn)系統(tǒng)時(shí)，其包括的各功能模塊的功能如下中央處理器301，用于以第一時(shí)序向邏輯器件302發(fā)送第一讀數(shù)據(jù)控制信號(hào)以及 向第一地址總線(xiàn)發(fā)送用于指示讀取的數(shù)據(jù)所在地址的地址信號(hào)，并在經(jīng)過(guò)設(shè)定時(shí)長(zhǎng)后，再 次以該第一時(shí)序向該邏輯器件302發(fā)送該第一讀數(shù)據(jù)控制信號(hào)以及向第一地址總線(xiàn)發(fā)送 用于指示讀取的數(shù)據(jù)所在地址的地址信號(hào)，并獲取邏輯器件302根據(jù)該第一讀數(shù)據(jù)控制信 號(hào)發(fā)送到第一數(shù)據(jù)總線(xiàn)上的數(shù)據(jù)；其中，第一讀數(shù)據(jù)控制信號(hào)以及地址信號(hào)以第一時(shí)序關(guān) 系發(fā)送；邏輯器件302，用于在接收到中央處理器301發(fā)送的第一讀數(shù)據(jù)控制信號(hào)后，鎖存 第一地址總線(xiàn)上傳輸?shù)牡刂沸盘?hào)，并確定該第一讀數(shù)據(jù)控制信號(hào)指示讀取的數(shù)據(jù)是否存儲(chǔ) 在本地寄存器中，若是，則將該寄存器中存儲(chǔ)的數(shù)據(jù)發(fā)送到第一數(shù)據(jù)總線(xiàn)上供中央處理器 301讀??；若否，則以第二時(shí)序向該第一讀數(shù)據(jù)控制信號(hào)指示讀取數(shù)據(jù)的低速總線(xiàn)設(shè)備303 發(fā)送第二讀數(shù)據(jù)控制信號(hào)以及將鎖存的地址信號(hào)發(fā)送到第二地址總線(xiàn)上，并獲取該低速總 線(xiàn)設(shè)備303根據(jù)該第二讀數(shù)據(jù)控制信號(hào)發(fā)送到第二數(shù)據(jù)總線(xiàn)上的數(shù)據(jù)并存儲(chǔ)在本地寄存 器中，其中，第二讀數(shù)據(jù)控制信號(hào)以及鎖存的地址信號(hào)以第二時(shí)序關(guān)系發(fā)送，并且第二時(shí)序 包括的總線(xiàn)周期數(shù)大于第一時(shí)序包括的總線(xiàn)周期數(shù)；低速總線(xiàn)設(shè)備303，用于在接收邏輯器件302發(fā)送的第二讀數(shù)據(jù)控制信號(hào)后，獲取 第二地址總線(xiàn)上傳輸?shù)牡刂沸盘?hào)，并將從該地址信號(hào)指示的地址中讀取的數(shù)據(jù)發(fā)送到第二 數(shù)據(jù)總線(xiàn)上供邏輯器件302讀取。該總線(xiàn)系統(tǒng)還可以獨(dú)立地作為用于完成寫(xiě)操作的總線(xiàn)系統(tǒng)，即中央處理器301通 過(guò)邏輯器件302對(duì)低速總線(xiàn)設(shè)備303執(zhí)行寫(xiě)操作，具體地，當(dāng)該總線(xiàn)系統(tǒng)獨(dú)立地作為用于完 成寫(xiě)操作的總線(xiàn)系統(tǒng)時(shí)，其包括的各功能模塊的功能如下中央處理器301，用于以第一時(shí)序向邏輯器件302發(fā)送第一寫(xiě)數(shù)據(jù)控制信號(hào)、以向 第一數(shù)據(jù)總線(xiàn)發(fā)送該第一寫(xiě)數(shù)據(jù)控制信號(hào)指示寫(xiě)入的數(shù)據(jù)信號(hào)以及向第一地址總線(xiàn)發(fā)送 指示數(shù)據(jù)寫(xiě)入地址的地址信號(hào)；其中，該第一寫(xiě)數(shù)據(jù)控制信號(hào)、數(shù)據(jù)信號(hào)以及地址信號(hào)以第 一時(shí)序關(guān)系發(fā)送；邏輯器件302，用于在接收到中央處理器301發(fā)送的第一寫(xiě)數(shù)據(jù)控制信號(hào)后，鎖存
11所述地址信號(hào)以及所述數(shù)據(jù)信號(hào)，并以第二時(shí)序向該第一寫(xiě)數(shù)據(jù)控制信號(hào)指示寫(xiě)入數(shù)據(jù)的 低速總線(xiàn)設(shè)備303發(fā)送第二寫(xiě)數(shù)據(jù)控制信號(hào)、向第二數(shù)據(jù)總線(xiàn)發(fā)送鎖存的數(shù)據(jù)信號(hào)以及向 第二地址總線(xiàn)發(fā)送鎖存的地址信號(hào)，其中，該第二寫(xiě)數(shù)據(jù)控制信號(hào)、鎖存的數(shù)據(jù)信號(hào)以及鎖 存的地址信號(hào)以第二時(shí)序關(guān)系發(fā)送，并且該第二時(shí)序包括的總線(xiàn)周期數(shù)大于該第一時(shí)序包 括的總線(xiàn)周期數(shù)；低速總線(xiàn)設(shè)備303，用于在接收邏輯器件302發(fā)送的第二寫(xiě)數(shù)據(jù)控制信號(hào)后，獲取 第二數(shù)據(jù)總線(xiàn)上傳輸?shù)臄?shù)據(jù)信號(hào)以及第二地址總線(xiàn)上傳輸?shù)牡刂沸盘?hào)，并將獲取的數(shù)據(jù)信 號(hào)對(duì)應(yīng)的數(shù)據(jù)寫(xiě)入獲取的地址信號(hào)指示的地址。應(yīng)當(dāng)理解，本發(fā)明實(shí)施例中出現(xiàn)的第一時(shí)序、第二時(shí)序等僅用于區(qū)分不同的時(shí)序， 不同實(shí)施例中出現(xiàn)的第一時(shí)序或第二時(shí)序并不能被認(rèn)為是同一時(shí)序，即該總線(xiàn)系統(tǒng)獨(dú)立地 作為用于完成寫(xiě)操作的總線(xiàn)系統(tǒng)中發(fā)送第一寫(xiě)數(shù)據(jù)控制信號(hào)、數(shù)據(jù)信號(hào)以及地址信號(hào)時(shí)的 第一時(shí)序，與上述總線(xiàn)系統(tǒng)獨(dú)立地作為用于完成讀操作的總線(xiàn)系統(tǒng)中發(fā)送第一讀數(shù)據(jù)控制 信號(hào)以及地址信號(hào)時(shí)的第一時(shí)序可以不為同一時(shí)序，該總線(xiàn)系統(tǒng)獨(dú)立地作為用于完成寫(xiě)操 作的總線(xiàn)系統(tǒng)中發(fā)送第二寫(xiě)數(shù)據(jù)控制信號(hào)、鎖存的數(shù)據(jù)信號(hào)以及鎖存的地址信號(hào)時(shí)的第二 時(shí)序，與上述總線(xiàn)系統(tǒng)獨(dú)立地作為用于完成讀操作的總線(xiàn)系統(tǒng)中發(fā)送第二讀數(shù)據(jù)控制信號(hào) 以及鎖存的地址信號(hào)時(shí)的第二時(shí)序可以不為同一時(shí)序，該說(shuō)明也適用于后續(xù)與系統(tǒng)對(duì)應(yīng)的 方法實(shí)施例以及裝置實(shí)施例中，后續(xù)不再贅述。以上實(shí)施例分別描述了當(dāng)總線(xiàn)系統(tǒng)獨(dú)立作為用于完成讀操作的總線(xiàn)系統(tǒng)時(shí)各功 能模塊具備的功能，以及當(dāng)總線(xiàn)系統(tǒng)獨(dú)立作為用于完成寫(xiě)操作的總線(xiàn)系統(tǒng)時(shí)各功能模塊具 備的功能，本發(fā)明一個(gè)優(yōu)選實(shí)施例中，總線(xiàn)系統(tǒng)還可以同時(shí)作為用于完成讀操作以及用于 完成寫(xiě)操作的總線(xiàn)系統(tǒng)，相應(yīng)地，該總線(xiàn)系統(tǒng)中包括的各功能模塊同時(shí)具備以上讀操作功 能以及寫(xiě)操作功能，此處不再贅述。上述實(shí)施例一中，邏輯器件302可以?xún)?yōu)選地選取最大頻率大于等于中央處 理器總線(xiàn)頻率、且具備完成上述時(shí)序轉(zhuǎn)換功能能力的邏輯器件，例如符合上述要求的 CPLD (Complex Programmable Logic Device，復(fù)雜可編程邏輯器件)，CPLD的主要特點(diǎn)是可 以由用戶(hù)根據(jù)需要定義其邏輯功能，在電子系統(tǒng)中一般用于實(shí)現(xiàn)簡(jiǎn)單的用戶(hù)定制邏輯，例 如對(duì)用戶(hù)定制邏輯中的時(shí)序進(jìn)行轉(zhuǎn)換，具體地，根據(jù)本發(fā)明上述實(shí)施例中邏輯器件302具 備的功能，該邏輯器件302需要將中央處理器301以高速時(shí)序(第一時(shí)序)發(fā)出的讀數(shù)據(jù)控 制信號(hào)或?qū)憯?shù)據(jù)控制信號(hào)，轉(zhuǎn)換為與被訪(fǎng)問(wèn)的低速總線(xiàn)設(shè)備相應(yīng)的低速時(shí)序(第二時(shí)序)， 以完成對(duì)低速總線(xiàn)設(shè)備的訪(fǎng)問(wèn)，執(zhí)行數(shù)據(jù)獲取或?qū)懭氲牟僮?。該邏輯器?02可以實(shí)現(xiàn)時(shí) 序的實(shí)時(shí)轉(zhuǎn)換，在進(jìn)行時(shí)序的實(shí)時(shí)轉(zhuǎn)換時(shí)，邏輯器件302需要鎖存中央處理器301發(fā)送的地 址信號(hào)或/和數(shù)據(jù)信號(hào)，具體地，在中央處理器301執(zhí)行讀操作時(shí)，該邏輯器件302鎖存地 址信號(hào)，在中央處理器301執(zhí)行寫(xiě)操作時(shí)，該邏輯器件302鎖存地址信號(hào)和數(shù)據(jù)信號(hào)。由于 邏輯器件只鎖存當(dāng)下周期的地址信號(hào)或/和數(shù)據(jù)信號(hào)，因此，即使在總線(xiàn)系統(tǒng)中加入了新 的邏輯器件302，也不會(huì)對(duì)數(shù)據(jù)的傳輸造成延遲。圖3所示的總線(xiàn)系統(tǒng)中，中央處理器301 與邏輯器件302之間，以及邏輯器件302與低速總線(xiàn)設(shè)備303之間通過(guò)總線(xiàn)連接，具體的連 接關(guān)系如圖4所示，圖4中的邏輯器件302采用CPLD，并且低速總線(xiàn)設(shè)備303對(duì)應(yīng)的片選為 CS0#，其中ADDR為中央處理器301與CPLD 302之間的地址總線(xiàn)(即上述的第一地址總線(xiàn))，用于傳輸?shù)刂沸盘?hào)；DATA為中央處理器301與CPLD 302之間的數(shù)據(jù)總線(xiàn)(即上述的第一數(shù)據(jù)總線(xiàn))，
用于傳輸數(shù)據(jù)信號(hào)；WE#、0E#以及CS0#為中央處理器301與CPLD 302之間的控制總線(xiàn)，WE#用于傳輸 寫(xiě)數(shù)據(jù)控制信號(hào)、0E#用于傳輸讀數(shù)據(jù)控制信號(hào)、CS0#有效時(shí)用于指示被訪(fǎng)問(wèn)的總線(xiàn)設(shè)備；ADDR_CPLD為CPLD 302與低速總線(xiàn)設(shè)備303之間的地址總線(xiàn)(即上述的第二地址 總線(xiàn))，用于傳輸?shù)刂沸盘?hào)；DATA_CPLD為CPLD 302與低速總線(xiàn)設(shè)備303之間的數(shù)據(jù)總線(xiàn)(即上述的第二數(shù)據(jù) 總線(xiàn))，用于傳輸數(shù)據(jù)信號(hào)；WE#_CPLD、0E#_CPLD以及CS0#_CPLD為CPLD 302與低速總線(xiàn)設(shè)備303之間的控制 總線(xiàn)，TO#_CPLD用于傳輸寫(xiě)數(shù)據(jù)控制信號(hào)、0E#_CPLD用于傳輸讀數(shù)據(jù)控制信號(hào)、CS0#_CPLD 有效時(shí)用于指示被訪(fǎng)問(wèn)的總線(xiàn)設(shè)備。實(shí)施例二如圖5所示，該實(shí)施例一提供的總線(xiàn)系統(tǒng)在圖3的基礎(chǔ)上，還可以進(jìn)一步包括高速 總線(xiàn)設(shè)備304，該高速總線(xiàn)設(shè)備304直接通過(guò)總線(xiàn)與中央處理器301相連，用于響應(yīng)中央處 理器301基于高速時(shí)序進(jìn)行的讀操作以及寫(xiě)操作，具體地中央處理器301，用于以高速時(shí)序向高速總線(xiàn)設(shè)備304發(fā)送讀數(shù)據(jù)控制信號(hào)以及 向第一地址總線(xiàn)發(fā)送用于指示讀取的數(shù)據(jù)所在地址的地址信號(hào)，并接收高速總線(xiàn)設(shè)備304 根據(jù)讀數(shù)據(jù)控制信號(hào)發(fā)送到第一數(shù)據(jù)總線(xiàn)上的數(shù)據(jù)，其中，讀數(shù)據(jù)控制信號(hào)以及向第一地 址總線(xiàn)發(fā)送的地址信號(hào)以高速時(shí)序關(guān)系發(fā)送；還用于以高速時(shí)序向高速總線(xiàn)設(shè)備304發(fā)送 寫(xiě)數(shù)據(jù)控制信號(hào)、向第一數(shù)據(jù)總線(xiàn)發(fā)送該寫(xiě)數(shù)據(jù)控制信號(hào)指示寫(xiě)入的數(shù)據(jù)信號(hào)以及向第一 地址總線(xiàn)發(fā)送用于指示數(shù)據(jù)寫(xiě)入地址的地址信號(hào)，其中，寫(xiě)數(shù)據(jù)控制信號(hào)、向第一數(shù)據(jù)總線(xiàn) 發(fā)送的數(shù)據(jù)信號(hào)以及向第一地址總線(xiàn)發(fā)送的地址信號(hào)以高速時(shí)序關(guān)系發(fā)送；高速總線(xiàn)設(shè)備304，用于在接收中央處理器301發(fā)送的讀數(shù)據(jù)控制信號(hào)后，獲取第 一地址總線(xiàn)上傳輸?shù)牡刂沸盘?hào)，并將該地址信號(hào)指示讀取的數(shù)據(jù)發(fā)送到第一數(shù)據(jù)總線(xiàn)上以 供中央處理器301讀取；以及在接收中央處理器301發(fā)送的寫(xiě)數(shù)據(jù)控制信號(hào)后，獲取第一數(shù) 據(jù)總線(xiàn)上傳輸?shù)臄?shù)據(jù)信號(hào)以及第一地址總線(xiàn)上傳輸?shù)牡刂沸盘?hào)，并將獲取的數(shù)據(jù)信號(hào)對(duì)應(yīng) 的數(shù)據(jù)寫(xiě)入到獲取的地址信號(hào)指示的地址中。根據(jù)圖5所示的總線(xiàn)系統(tǒng)，在中央處理器301需要進(jìn)行數(shù)據(jù)讀寫(xiě)操作時(shí)，首先確定 要進(jìn)行讀寫(xiě)操作的總線(xiàn)設(shè)備為高速總線(xiàn)設(shè)備還是低速總線(xiàn)設(shè)備，若確定要進(jìn)行讀寫(xiě)操作的 總線(xiàn)設(shè)備為高速總線(xiàn)設(shè)備304，則直接將相應(yīng)的讀數(shù)據(jù)控制信號(hào)或?qū)憯?shù)據(jù)控制信號(hào)以高速 時(shí)序發(fā)送至該高速總線(xiàn)設(shè)備304，若確定要進(jìn)行讀寫(xiě)操作的總線(xiàn)設(shè)備為低速總線(xiàn)設(shè)備303， 則將相應(yīng)的讀數(shù)據(jù)控制信號(hào)或?qū)憯?shù)據(jù)控制信號(hào)以高速時(shí)序發(fā)送至用于連接中央處理器301 以及低速總線(xiàn)設(shè)備303的邏輯器件302，由該邏輯器件302基于符合低速總線(xiàn)設(shè)備303要求 的低速時(shí)序向低速總線(xiàn)設(shè)備303進(jìn)行相應(yīng)的讀寫(xiě)操作。根據(jù)該實(shí)施例，中央處理器301能 夠根據(jù)要進(jìn)行讀寫(xiě)操作的總線(xiàn)設(shè)備選擇符合該總線(xiàn)設(shè)備的讀寫(xiě)方式，從而實(shí)現(xiàn)了中央處理 器301基于高速時(shí)序訪(fǎng)問(wèn)低速總線(xiàn)設(shè)備303。圖5所示的總線(xiàn)系統(tǒng)中，中央處理器301與邏輯器件302之間、邏輯器件302與低 速總線(xiàn)設(shè)備303之間以及中央處理器301與高速總線(xiàn)設(shè)備304之間通過(guò)總線(xiàn)連接，具體的連接關(guān)系如圖6所示，該圖6中的邏輯器件302采用CPLD，低速總線(xiàn)設(shè)備303對(duì)應(yīng)的片選 為CS0#、高速總線(xiàn)設(shè)備304對(duì)應(yīng)的片選為CS1#，其中各總線(xiàn)代表的含義與上述實(shí)施例中針 對(duì)圖4中各總線(xiàn)代表的含義的說(shuō)明一致，此處不再贅述。根據(jù)上述實(shí)施例提供的總線(xiàn)系統(tǒng)，在中央處理器301以及低速總線(xiàn)設(shè)備303之間 增加邏輯器件302，由于一般邏輯器件(如CPLD)的時(shí)鐘可以高達(dá)300MHz，中央處理器301 該邏輯器件302的讀寫(xiě)速度可以非?？?，可控制在IOns以下，當(dāng)然邏輯器件302也可以以 較慢的速度實(shí)現(xiàn)與低速總線(xiàn)設(shè)備303的交互。在該總線(xiàn)系統(tǒng)中，中央處理器301可以把邏 輯器件302看成是一個(gè)普通的高速總線(xiàn)設(shè)備，中央處理器301以高速時(shí)序?qū)υ撨壿嬈骷?02 進(jìn)行操作；同時(shí)，低速總線(xiàn)設(shè)備303也可以把邏輯器件302看成是普通的管理模塊，它可以 對(duì)這個(gè)管理模塊發(fā)出的時(shí)序進(jìn)行響應(yīng)，邏輯器件302則實(shí)現(xiàn)中央處理器301的高速時(shí)序與 低速總線(xiàn)設(shè)備303的低速時(shí)序之間的實(shí)時(shí)轉(zhuǎn)換。與上述總線(xiàn)系統(tǒng)實(shí)施例對(duì)應(yīng)，本發(fā)明實(shí)施例還提供了一種對(duì)低速總線(xiàn)設(shè)備進(jìn)行讀 操作以及寫(xiě)操作的方法，以下結(jié)合具體的實(shí)施例對(duì)本發(fā)明基于上述實(shí)施例提供的總線(xiàn)系統(tǒng) 實(shí)現(xiàn)對(duì)低速總線(xiàn)設(shè)備進(jìn)行讀操作以及寫(xiě)操作的具體過(guò)程進(jìn)行說(shuō)明。以上實(shí)施例中，第一地址總線(xiàn)即指中央處理器301與邏輯器件302之間的地址總 線(xiàn)，第一數(shù)據(jù)總線(xiàn)即指中央處理器301與邏輯器件302之間的數(shù)據(jù)總線(xiàn)；第二地址總線(xiàn)即指 邏輯器件302與低速總線(xiàn)設(shè)備303之間的地址總線(xiàn)，第二數(shù)據(jù)總線(xiàn)即指邏輯器件302與低 速總線(xiàn)設(shè)備303之間的數(shù)據(jù)總線(xiàn)，后續(xù)實(shí)施例中出現(xiàn)的情況與此相同，不再贅述。實(shí)施例三基于上述實(shí)施例一中圖3提供的總線(xiàn)系統(tǒng)，該實(shí)施例提供了一種對(duì)低速總線(xiàn)設(shè)備 進(jìn)行讀操作的方法。如圖7所示，中央處理器301對(duì)低速總線(xiàn)設(shè)備進(jìn)行讀操作的方法，主要包括如下步 驟步驟701、邏輯器件302接收中央處理器301以第一時(shí)序發(fā)送的第一讀數(shù)據(jù)控制信 號(hào)，鎖存中央處理器301以第一時(shí)序向第一地址總線(xiàn)發(fā)送的用于指示讀取的數(shù)據(jù)所在地址 的地址信號(hào)；具體地，中央處理器301在發(fā)送第一讀數(shù)據(jù)控制信號(hào)以及地址信號(hào)時(shí)，該第一讀 數(shù)據(jù)控制信號(hào)以及地址信號(hào)以第一時(shí)序關(guān)系發(fā)送。步驟702、邏輯器件302在接收第一讀數(shù)據(jù)控制信號(hào)后，確定接收的第一讀數(shù)據(jù)控 制信號(hào)指示讀取的數(shù)據(jù)是否存儲(chǔ)在本地寄存器中，若是，則執(zhí)行步驟703 ；若否，則執(zhí)行步 驟704 步驟705 ；步驟703、邏輯器件302將該寄存器中存儲(chǔ)的數(shù)據(jù)發(fā)送到第一數(shù)據(jù)總線(xiàn)上供中央 處理器301讀取，至此流程結(jié)束；步驟704、邏輯器件302以第二時(shí)序向第一讀數(shù)據(jù)控制信號(hào)指示讀取數(shù)據(jù)的低速 總線(xiàn)設(shè)備303發(fā)送第二讀數(shù)據(jù)控制信號(hào)以及將鎖存的地址信號(hào)發(fā)送到第二地址總線(xiàn)上；具體地，該步驟中，邏輯器件302在發(fā)送第二讀數(shù)據(jù)控制信號(hào)以及鎖存的地址信 號(hào)時(shí)，該第二讀數(shù)據(jù)控制信號(hào)以及鎖存的地址信號(hào)以第二時(shí)序關(guān)系發(fā)送。步驟705、邏輯器件302獲取低速總線(xiàn)設(shè)備303根據(jù)該第二讀數(shù)據(jù)控制信號(hào)發(fā)送到 第二數(shù)據(jù)總線(xiàn)上的數(shù)據(jù)并存儲(chǔ)在本地寄存器中，至此流程結(jié)束。
具體地，上述步驟705中，低速總線(xiàn)設(shè)備303發(fā)送到第二數(shù)據(jù)總線(xiàn)上的數(shù)據(jù)從第二 地址總線(xiàn)上傳輸?shù)牡刂沸盘?hào)指示的地址中獲取。上述流程的步驟702中，若邏輯器件302確定接收的第一讀數(shù)據(jù)控制信號(hào)指示讀 取的數(shù)據(jù)存儲(chǔ)在本地寄存器中，則確定該第一讀數(shù)據(jù)控制信號(hào)為中央處理器301首次發(fā)送 的；若邏輯器件302確定接收的第一讀數(shù)據(jù)控制信號(hào)指示讀取的數(shù)據(jù)未存儲(chǔ)在本地寄存器 中，則確定該第一讀數(shù)據(jù)控制信號(hào)為中央處理器301再次發(fā)送的，其中，邏輯器件302接收 的該再次發(fā)送的第一讀數(shù)據(jù)控制信號(hào)具體包括中央處理器301在初次發(fā)送第一讀數(shù)據(jù)控制信號(hào)的設(shè)定時(shí)長(zhǎng)后再次發(fā)送的第一 讀數(shù)據(jù)控制信號(hào)，其中，該設(shè)定時(shí)長(zhǎng)大于等于邏輯器件302向第一讀數(shù)據(jù)控制信號(hào)指示讀 取數(shù)據(jù)的低速總線(xiàn)設(shè)備303發(fā)送第二讀數(shù)據(jù)控制信號(hào)，至獲取該低速總線(xiàn)設(shè)備發(fā)送到第二 數(shù)據(jù)總線(xiàn)上的數(shù)據(jù)并存儲(chǔ)在本地寄存器中所間隔的時(shí)間；或中央處理器301根據(jù)接收的觸發(fā)信號(hào)再次發(fā)送的第一讀數(shù)據(jù)控制信號(hào)，其中，該 觸發(fā)信號(hào)為邏輯器件302在獲取低速總線(xiàn)設(shè)備303發(fā)送到第二數(shù)據(jù)總線(xiàn)上的數(shù)據(jù)并存儲(chǔ)在 本地寄存器中后發(fā)送的。根據(jù)本發(fā)明實(shí)施例，在執(zhí)行上述步驟704之前，即邏輯器件302在以第二時(shí)序向第 一讀數(shù)據(jù)控制信號(hào)指示讀取數(shù)據(jù)的低速總線(xiàn)設(shè)備303發(fā)送第二讀數(shù)據(jù)控制信號(hào)時(shí)，需要將 第一時(shí)序轉(zhuǎn)換為第二時(shí)序，其中，第二時(shí)序符合第一讀數(shù)據(jù)控制信號(hào)指示讀取數(shù)據(jù)的低速 總線(xiàn)設(shè)備303對(duì)訪(fǎng)問(wèn)時(shí)序的要求，也就是說(shuō)，需要將中央處理器301訪(fǎng)問(wèn)邏輯器件302的高 速時(shí)序(即第一時(shí)序)轉(zhuǎn)換為根據(jù)低速總線(xiàn)設(shè)備303的性能能夠正常響應(yīng)的低速時(shí)序(即 第二時(shí)序)，根據(jù)此要求，第二時(shí)序包括的總線(xiàn)周期數(shù)應(yīng)當(dāng)大于第一時(shí)序包括的總線(xiàn)周期 數(shù)，即第一時(shí)序?yàn)楦咚贂r(shí)序，第二時(shí)序?yàn)榈退贂r(shí)序。本發(fā)明實(shí)施例中，高速時(shí)序和低速時(shí)序 并沒(méi)有嚴(yán)格意義上的區(qū)分，而只是相對(duì)的概念，例如，如果一個(gè)時(shí)序包括的總線(xiàn)周期數(shù)大于 5，則可以認(rèn)為該時(shí)序?yàn)榈退贂r(shí)序，否則為高速時(shí)序。根據(jù)本發(fā)明實(shí)施例，中央處理器301在對(duì)低速總線(xiàn)設(shè)備303進(jìn)行讀操作時(shí)，需要以 高速時(shí)序向邏輯器件302發(fā)送兩次第一讀數(shù)據(jù)控制信號(hào)以及向第一地址總線(xiàn)發(fā)送相應(yīng)的 地址信號(hào)，該第一讀數(shù)據(jù)控制信號(hào)以及地址信號(hào)以高速時(shí)序關(guān)系發(fā)送。具體地，首次發(fā)送的 第一讀數(shù)據(jù)控制信號(hào)用于指示邏輯器件302從相應(yīng)的低速總線(xiàn)設(shè)備303中獲取數(shù)據(jù)，再次 發(fā)送的讀數(shù)據(jù)控制信號(hào)用于獲取邏輯器件302從相應(yīng)的低速總線(xiàn)設(shè)備303中獲取的數(shù)據(jù)。 基于此，上述流程的步驟702中，若邏輯器件302確定接收的第一讀數(shù)據(jù)控制信號(hào)指示讀取 的數(shù)據(jù)未存儲(chǔ)在本地寄存器中，則說(shuō)明該第一讀數(shù)據(jù)控制信號(hào)為中央處理器301首次發(fā)送 的第一讀數(shù)據(jù)控制信號(hào)；若邏輯器件302根據(jù)第一讀數(shù)據(jù)控制信號(hào)確定接收的第一讀數(shù)據(jù) 控制信號(hào)指示讀取的數(shù)據(jù)存儲(chǔ)在本地寄存器中，則說(shuō)明該第一讀數(shù)據(jù)控制信號(hào)為中央處理 器301再次發(fā)送的第一讀數(shù)據(jù)控制信號(hào)。本發(fā)明優(yōu)選實(shí)施例中，邏輯器件302需要判斷接收的第一讀數(shù)據(jù)控制信號(hào)是中央 處理器301首次發(fā)送或再次發(fā)送，為了達(dá)到此目的，上述步驟705中，邏輯器件302在接收 低速總線(xiàn)設(shè)備303發(fā)送的數(shù)據(jù)并存儲(chǔ)在本地寄存器中后，還進(jìn)一步執(zhí)行如下步驟通過(guò)低速總線(xiàn)設(shè)備303對(duì)應(yīng)的片選號(hào)標(biāo)識(shí)該寄存器，并將用于標(biāo)識(shí)該寄存器中存 儲(chǔ)數(shù)據(jù)的標(biāo)識(shí)位置為有效；相應(yīng)地，上述步驟702中，邏輯器件302確定該第一讀數(shù)據(jù)控制信號(hào)指示讀取的數(shù)據(jù)是否存儲(chǔ)在本地寄存器中，如圖8所述，具體包括如下步驟步驟801、確定第一讀數(shù)據(jù)控制信號(hào)指示讀取數(shù)據(jù)的低速總線(xiàn)設(shè)備對(duì)應(yīng)的片選 號(hào)；步驟802、確定與該片選號(hào)對(duì)應(yīng)的寄存器；步驟803、判斷該寄存器對(duì)應(yīng)的標(biāo)識(shí)位是否為有效，若是，則執(zhí)行步驟804;若否， 則執(zhí)行步驟805 ；步驟804、確定該第一讀數(shù)據(jù)控制信號(hào)指示讀取的數(shù)據(jù)存儲(chǔ)在本地寄存器中，至此 流程結(jié)束；步驟805、確定該第一讀數(shù)據(jù)控制信號(hào)指示讀取的數(shù)據(jù)未存儲(chǔ)在本地寄存器中，至 此流程結(jié)束。本發(fā)明優(yōu)選實(shí)施例中，在執(zhí)行完上述步驟705之后，即在邏輯器件302獲取低速總 線(xiàn)設(shè)備303根據(jù)第二讀數(shù)據(jù)控制信號(hào)發(fā)送到第二數(shù)據(jù)總線(xiàn)上的數(shù)據(jù)并存儲(chǔ)在本地寄存器 中后，該方法還包括邏輯器件302接收中央處理器301再次發(fā)送的第一讀數(shù)據(jù)控制信號(hào)以 及進(jìn)行相應(yīng)處理的步驟，具體如圖9所示，包括如下步驟步驟901、邏輯器件302接收中央處理器301再次以第一時(shí)序發(fā)送的第一讀數(shù)據(jù)控 制信號(hào)；步驟902、邏輯器件302根據(jù)第一讀數(shù)據(jù)控制信號(hào)確定該第一讀數(shù)據(jù)控制信號(hào)指 示讀取的數(shù)據(jù)對(duì)應(yīng)的寄存器；步驟903、邏輯器件302將該寄存器中存儲(chǔ)的數(shù)據(jù)發(fā)送到第一數(shù)據(jù)總線(xiàn)上供中央 處理器301讀取。該步驟903中，邏輯器件302將寄存器中存儲(chǔ)的數(shù)據(jù)發(fā)送到第一數(shù)據(jù)總線(xiàn)上后，進(jìn) 一步將用于標(biāo)識(shí)該寄存器中存儲(chǔ)數(shù)據(jù)的標(biāo)識(shí)位置為無(wú)效。上述步驟901 步驟903具體在上述圖7所對(duì)應(yīng)流程的步驟705之后執(zhí)行，即在 邏輯器件302確定接收的第一讀數(shù)據(jù)控制信號(hào)為中央處理器301首次發(fā)送的第一讀數(shù)據(jù)控 制信號(hào)，并從相應(yīng)的低速總線(xiàn)設(shè)備中獲取到數(shù)據(jù)并存儲(chǔ)到寄存器中以后執(zhí)行，相應(yīng)地，步驟 901中邏輯器件302接收的第一讀數(shù)據(jù)控制信號(hào)為中央處理器301再次發(fā)送的第一讀數(shù)據(jù) 控制信號(hào)。具體地，根據(jù)本發(fā)明優(yōu)選實(shí)施例，中央處理器301再次以第一時(shí)序發(fā)送的第一讀 數(shù)據(jù)控制信號(hào)，包括如下兩種方式方式一、中央處理器301在經(jīng)過(guò)設(shè)定時(shí)長(zhǎng)后再次以該第一時(shí)序發(fā)送第一讀數(shù)據(jù)控制信號(hào)； 其中，該設(shè)定時(shí)長(zhǎng)大于等于邏輯器件302向第一讀數(shù)據(jù)控制信號(hào)指示讀取數(shù)據(jù)的低速總線(xiàn) 設(shè)備303發(fā)送第二讀數(shù)據(jù)控制信號(hào)，至獲取低速總線(xiàn)設(shè)備303發(fā)送到第二數(shù)據(jù)總線(xiàn)上的數(shù) 據(jù)并存儲(chǔ)在本地寄存器中所間隔的時(shí)間，也即該設(shè)定時(shí)長(zhǎng)根據(jù)低速總線(xiàn)設(shè)備303進(jìn)行讀寫(xiě) 操作的周期確定，至少保證低速總線(xiàn)設(shè)備將中央處理器指示獲取的數(shù)據(jù)發(fā)送到第二數(shù)據(jù)總 線(xiàn)，保證邏輯器件302能夠穩(wěn)定存儲(chǔ)了該數(shù)據(jù)。根據(jù)此方式，上述步驟901中，邏輯器件302具體接收中央處理器301在初次發(fā)送 第一讀數(shù)據(jù)控制信號(hào)的設(shè)定時(shí)長(zhǎng)后，再次以該第一時(shí)序發(fā)送的第一讀數(shù)據(jù)控制信號(hào)，采用 該方式一，可以保證數(shù)據(jù)傳輸?shù)膶?shí)時(shí)性。
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方式二、由邏輯器件302觸發(fā)中央處理器301再次以該第一時(shí)序發(fā)送第一讀數(shù)據(jù)控制信 號(hào)，具體地，邏輯器件302在接收低速總線(xiàn)設(shè)備303發(fā)送的數(shù)據(jù)并存儲(chǔ)在本地寄存器中后 (即在執(zhí)行上述步驟705之后)，向中央處理器301發(fā)送觸發(fā)信號(hào)。根據(jù)此方式，上述步驟901中，邏輯器件302具體接收中央處理器301在接收邏輯 器件發(fā)送的觸發(fā)信號(hào)后，再次以該第一時(shí)序發(fā)送的第一讀數(shù)據(jù)控制信號(hào)。實(shí)施例四基于上述實(shí)施例一中圖3提供的總線(xiàn)系統(tǒng)，該實(shí)施例提供了一種對(duì)低速總線(xiàn)設(shè)備 進(jìn)行寫(xiě)操作的方法。如圖10所示，中央處理器301對(duì)低速總線(xiàn)設(shè)備303進(jìn)行寫(xiě)操作的方法，主要包括 如下步驟步驟1001、邏輯器件302接收中央處理器301向邏輯器件發(fā)送的第一寫(xiě)數(shù)據(jù)控制
信號(hào)；步驟1002、鎖存中央處理器301向第一數(shù)據(jù)總線(xiàn)發(fā)送的第一寫(xiě)數(shù)據(jù)控制信號(hào)指示 寫(xiě)入的數(shù)據(jù)信號(hào)以及中央處理器301向第一地址總線(xiàn)發(fā)送的指示數(shù)據(jù)寫(xiě)入地址的地址信 號(hào)；具體地，中央處理器301在發(fā)送上述第一寫(xiě)數(shù)據(jù)控制信號(hào)、數(shù)據(jù)信號(hào)以及地址信 號(hào)時(shí)，該第一寫(xiě)數(shù)據(jù)控制信號(hào)、數(shù)據(jù)信號(hào)以及地址信號(hào)以第一時(shí)序關(guān)系發(fā)送。步驟1003、邏輯器件302以第二時(shí)序向第一寫(xiě)數(shù)據(jù)控制信號(hào)指示寫(xiě)入數(shù)據(jù)的低速 總線(xiàn)設(shè)備303發(fā)送第二寫(xiě)數(shù)據(jù)控制信號(hào)、向第二數(shù)據(jù)總線(xiàn)發(fā)送鎖存的的數(shù)據(jù)信號(hào)以及向第 二地址總線(xiàn)發(fā)送鎖存的地址信號(hào)；具體地，該步驟中，第二寫(xiě)數(shù)據(jù)控制信號(hào)、鎖存的的數(shù)據(jù)信號(hào)以及鎖存的地址信號(hào) 以第二時(shí)序關(guān)系發(fā)送。步驟1004、低速總線(xiàn)設(shè)備303在接收邏輯器件302發(fā)送的第二寫(xiě)數(shù)據(jù)控制信號(hào)后， 獲取第二數(shù)據(jù)總線(xiàn)上傳輸?shù)臄?shù)據(jù)信號(hào)以及第二地址總線(xiàn)上傳輸?shù)牡刂沸盘?hào)，并將獲取的數(shù) 據(jù)信號(hào)對(duì)應(yīng)的數(shù)據(jù)寫(xiě)入到獲取的地址信號(hào)指示的地址中。根據(jù)本發(fā)明實(shí)施例，在執(zhí)行上述步驟1003時(shí)，即邏輯器件302以第二時(shí)序關(guān)系向 第一寫(xiě)數(shù)據(jù)控制信號(hào)指示寫(xiě)入數(shù)據(jù)的低速總線(xiàn)設(shè)備303發(fā)送第二寫(xiě)數(shù)據(jù)控制信號(hào)、鎖存的 地址信號(hào)以及數(shù)據(jù)信號(hào)時(shí)，還包括將第一時(shí)序?qū)崟r(shí)轉(zhuǎn)換為第二時(shí)序的步驟，其中，第二時(shí)序 符合第一寫(xiě)數(shù)據(jù)控制信號(hào)指示寫(xiě)入數(shù)據(jù)的低速總線(xiàn)設(shè)備303對(duì)訪(fǎng)問(wèn)時(shí)序的要求，也就是 說(shuō)，需要將中央處理器301訪(fǎng)問(wèn)邏輯器件302的高速時(shí)序(即第一時(shí)序)轉(zhuǎn)換為根據(jù)低速 總線(xiàn)設(shè)備303的性能能夠正常響應(yīng)的低速時(shí)序(即第二時(shí)序)，根據(jù)此要求，第二時(shí)序包括 的總線(xiàn)周期數(shù)大于第一時(shí)序包括的總線(xiàn)周期數(shù)，即第一時(shí)序?yàn)楦咚贂r(shí)序，第二時(shí)序?yàn)榈退?時(shí)序。為了更好地理解本發(fā)明實(shí)施例提供的對(duì)低速總線(xiàn)設(shè)備進(jìn)行讀操作以及寫(xiě)操作的 方法，以下結(jié)合更為具體的實(shí)施例進(jìn)行詳細(xì)說(shuō)明。實(shí)施例五基于上述實(shí)施例一中圖4提供的包括總線(xiàn)連接關(guān)系的總線(xiàn)系統(tǒng)示意圖，該實(shí)施例 提供了一種對(duì)低速總線(xiàn)設(shè)備進(jìn)行讀操作的方法，該方法針對(duì)中央處理器301對(duì)低速總線(xiàn)設(shè)備303進(jìn)行讀操作時(shí)的具體信號(hào)流向進(jìn)行了詳細(xì)說(shuō)明。如圖11所示，基于圖4提供的總線(xiàn)系統(tǒng)實(shí)現(xiàn)讀操作的時(shí)序示意圖，其中，
0E#對(duì)應(yīng)的時(shí)序?yàn)橹醒胩幚砥?01訪(fǎng)問(wèn)CPLD 302的時(shí)序，CS0#_CPLD和0E#_CPLD對(duì)應(yīng)的時(shí) 序?yàn)镃PLD 302將CS0#和0E#對(duì)應(yīng)的高速時(shí)序轉(zhuǎn)換低速時(shí)序后，向低速總線(xiàn)設(shè)備303發(fā)出 的時(shí)序。圖11中，中央處理器301訪(fǎng)問(wèn)CPLD 302的時(shí)序?yàn)楦咚贂r(shí)序，占用2個(gè)總線(xiàn)周期， CPLD訪(fǎng)問(wèn)低速總線(xiàn)設(shè)備303的時(shí)序?yàn)榈退贂r(shí)序，占用10個(gè)總線(xiàn)周期。基于圖11所示的時(shí)序，圖4中各實(shí)體的具體操作過(guò)程如下中央處理器301:用戶(hù)可以通過(guò)對(duì)中央處理器的UPM(User-programmable Machine，用戶(hù)可編程控 制器)進(jìn)行編程，使中央處理器的讀時(shí)序周期為2*Tbusc;1。。k。UPM作為中央處理器內(nèi)部集成控 制器，主要用于控制產(chǎn)生訪(fǎng)問(wèn)總線(xiàn)設(shè)備的時(shí)序，用戶(hù)通過(guò)對(duì)UPM里的RAM陣列進(jìn)行編程，就 可以產(chǎn)生符合不同總線(xiàn)設(shè)備所需的各種時(shí)序。從圖11可以看出，在中央處理器301對(duì)低速 總線(xiàn)設(shè)備303進(jìn)行一次完整的讀操作期間，中央處理器301要對(duì)CPLD進(jìn)行兩次讀操作，即 向CPLD發(fā)送兩次讀數(shù)據(jù)控制信號(hào)，在第一次讀CPLD 302時(shí)，中央處理器301在發(fā)出讀數(shù)據(jù) 控制信號(hào)時(shí)還發(fā)送該讀數(shù)據(jù)控制信號(hào)指示讀取的數(shù)據(jù)所在地址的地址信號(hào)。由于低速總線(xiàn) 設(shè)備303的響應(yīng)速度較低，中央處理器301無(wú)法在第一次訪(fǎng)問(wèn)CPLD期間讀到數(shù)據(jù)，所以在 一定的時(shí)間后，需要進(jìn)行對(duì)CPLD 302的第二次讀操作，即再次發(fā)送讀數(shù)據(jù)控制信號(hào)給CPLD 302，在第二次讀操作期間，中央處理器301從CPLD 302中讀取相應(yīng)的數(shù)據(jù)，在中央處理器 301再次發(fā)送讀數(shù)據(jù)控制信號(hào)時(shí)，可以不發(fā)送地址信號(hào)，但本發(fā)明優(yōu)選實(shí)施例中，為了保證 時(shí)序的一致性，可以在再次發(fā)送讀數(shù)據(jù)控制信號(hào)時(shí)，也發(fā)送地址信號(hào)，即兩次讀操作發(fā)送相 同的信號(hào)。具體地，中央處理器301在對(duì)低速總線(xiàn)設(shè)備303進(jìn)行的兩次讀操作之間的時(shí)間間 隔，由用戶(hù)根據(jù)實(shí)際情況設(shè)定，但需要保證中央處理器發(fā)起第二次讀數(shù)據(jù)控制信號(hào)時(shí)，要讀 取的數(shù)據(jù)已經(jīng)保存在CPLD 302的寄存器中，如設(shè)定為低速總線(xiàn)設(shè)備303對(duì)本次訪(fǎng)問(wèn)的響應(yīng) 時(shí)間。低速總線(xiàn)設(shè)備303:CPLD 302以低速時(shí)序訪(fǎng)問(wèn)低速總線(xiàn)設(shè)備303，低速總線(xiàn)設(shè)備303則把CPLD 302看 成是與傳統(tǒng)系統(tǒng)中的中央處理器一樣功能的模塊，該低速總線(xiàn)設(shè)備303也是以和傳統(tǒng)系統(tǒng) 中一樣的行為對(duì)CPLD 302發(fā)送的讀數(shù)據(jù)控制信號(hào)進(jìn)行響應(yīng)，即只要低速總線(xiàn)設(shè)備303檢測(cè) 到CPLD 302給它發(fā)出的讀數(shù)據(jù)控制信號(hào)，則獲取第二地址總線(xiàn)上傳輸?shù)牡刂沸盘?hào)，并從該 地址信號(hào)指示的地址讀取數(shù)據(jù)。該低速總線(xiàn)設(shè)備303在經(jīng)過(guò)一定的響應(yīng)時(shí)間(即讀取數(shù)據(jù) 的時(shí)間)后，就會(huì)將相應(yīng)的數(shù)據(jù)發(fā)送到第二數(shù)據(jù)總線(xiàn)。邏輯器件302 (以CPLD為例進(jìn)行說(shuō)明)如圖12所示，CPLD 302處理中央處理器301的讀操作，主要包括如下步驟步驟1201、CPLD上電初始化；步驟1202、判斷CS0#*0E#是否同時(shí)有效，若是，執(zhí)行步驟1203 ；若否，返回步驟 1202 ；步驟1203、判斷030#對(duì)應(yīng)的寄存器的標(biāo)識(shí)位F = 0是否成立，若否，執(zhí)行步驟 1204 步驟1205 ；若是，執(zhí)行步驟1206 步驟1211 ；
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該步驟中，F(xiàn)為CPLD 302定義的用于標(biāo)識(shí)寄存器中是否存儲(chǔ)數(shù)據(jù)的標(biāo)識(shí)位，即用 于指示中央處理器301指示讀取的數(shù)據(jù)是否已準(zhǔn)備好，本發(fā)明該實(shí)施例中，F(xiàn) = 1代表該標(biāo) 識(shí)位有效，說(shuō)明該寄存器中存儲(chǔ)有數(shù)據(jù)，中央處理器301指示讀取的數(shù)據(jù)已準(zhǔn)備好，中央處 理器301可以從該寄存器中獲取到相應(yīng)的數(shù)據(jù)；相應(yīng)地，該標(biāo)識(shí)位F也用于為判斷中央處理 器301發(fā)送的讀數(shù)據(jù)控制信號(hào)是首次發(fā)送還是再次發(fā)出，若F = 0 (即無(wú)效)，則該讀數(shù)據(jù)控 制信號(hào)為首次發(fā)出的，若F = 1 (即有效)，則該讀數(shù)據(jù)控制信號(hào)為再次發(fā)出的。步驟1204、執(zhí)行DATA = DATA_0N,即獲取DATA_0N寄存器中存儲(chǔ)的數(shù)據(jù)并發(fā)送到 DATA總線(xiàn)上傳輸；本發(fā)明實(shí)施例中，DATA_0N為CPLD內(nèi)部定義的寄存器，用來(lái)鎖存數(shù)據(jù)信號(hào)。步驟1205、將標(biāo)識(shí)位F置零，至此，本次讀操作流程結(jié)束。步驟1206、執(zhí)行ADDR_0N = ADDR，即將ADDR總線(xiàn)上傳輸?shù)牡刂沸盘?hào)寫(xiě)入ADDR_0N
寄存器中；本發(fā)明實(shí)施例中，ADDR_0N為CPLD內(nèi)部定義的寄存器，用來(lái)鎖存地址信號(hào)。步驟1207、使 CS0#_CPLD 和 0E#_CPLD 有效，執(zhí)行 ADDR_CPLD = ADDR_0N,計(jì)數(shù)器 C開(kāi)始計(jì)數(shù)；該步驟中，ADDR_CPLD = ADDR_0N即將ADDR_0N寄存器中存儲(chǔ)的地址寫(xiě)入ADDR_ CPLD地址總線(xiàn)中傳輸；C為計(jì)數(shù)器，用來(lái)控制低速總線(xiàn)設(shè)備303的時(shí)序。步驟1208、判斷C = 7*TbuSCl0Ck是否成立，若是，則執(zhí)行步驟1209 ；若否，返回步 驟 1208 ；該步驟中，C = 7*Tbusel。。k為CPLD 302等待低速總線(xiàn)設(shè)備303響應(yīng)讀操作的時(shí)間， 該時(shí)間可以根據(jù)低速總線(xiàn)設(shè)備303的實(shí)際情況設(shè)定，只要保證能可靠地鎖存低速總線(xiàn)設(shè)備 303響應(yīng)的數(shù)據(jù)即可。步驟1209、執(zhí)行 DATA_0N = DATA_CPLD,并且置位 F=I;該步驟中，DATA_0N = DATA_CPLD即將DATA_CPLD總線(xiàn)上傳輸?shù)臄?shù)據(jù)寫(xiě)入DATA_0N 寄存器中，并且將該寄存器對(duì)應(yīng)的標(biāo)識(shí)位F置為1 (即設(shè)為有效)。步驟1210、判斷C = 8*TbuSCl0Ck是否成立，若是，則執(zhí)行步驟1211 ；若否，返回步 驟 1210 ；步驟1211、執(zhí)行DATA = DATA_0N,即將DATA_0N寄存器中保存的數(shù)據(jù)向DATA總線(xiàn) 發(fā)送；步驟1212、判斷C = lO^Tbusclock是否成立，若是，則執(zhí)行步驟1213 ；若否，返回 步驟1212 ；步驟1213、使CS0#_CPLD、0E#_CPLD無(wú)效，計(jì)數(shù)器C清零，至此流程結(jié)束。上述CPLD 302完成的讀操作的基本流程可總結(jié)如下CPLD 302檢測(cè)到中央處理器301發(fā)出的讀數(shù)據(jù)控制信號(hào)，鎖存中央處理器301發(fā) 出的地址信號(hào)，并向低速總線(xiàn)設(shè)備303發(fā)出低速時(shí)序的控制信號(hào)CS#_CPLD、0E#_CPLD，同時(shí) 向低速總線(xiàn)設(shè)備303發(fā)出鎖存的地址信號(hào)，計(jì)數(shù)器C開(kāi)始計(jì)時(shí)工作；在C = 7*Tbusclock時(shí)， 鎖存低速總線(xiàn)設(shè)備303響應(yīng)的數(shù)據(jù)信號(hào)，同時(shí)使F= 1 ；在C = 8*Tbusel。。k時(shí)，接收中央處理 器301針對(duì)同一個(gè)讀周期發(fā)出的第二次讀數(shù)據(jù)控制信號(hào)，CPLD 302檢測(cè)到該讀數(shù)據(jù)控制 信號(hào)后，將寄存器中保存的數(shù)據(jù)發(fā)送到第一數(shù)據(jù)總線(xiàn)上以供中央處理器301讀??；在C =IO^Tbusclock時(shí)，中央處理器301完成本次讀操作，計(jì)數(shù)器C清零、標(biāo)識(shí)位F = 0 (即無(wú)效)，至 此，中央處理器301對(duì)低速總線(xiàn)設(shè)備303的本次讀操作結(jié)束。根據(jù)上述實(shí)施例，在整個(gè)對(duì)低速總線(xiàn)設(shè)備303的讀操作周期中，中央處理器301要 對(duì)CPLD 302進(jìn)行兩次讀操作，在進(jìn)行第一個(gè)讀操作時(shí)，中央處理器301向CPLD 302發(fā)出地 址信號(hào)以及讀數(shù)據(jù)控制信號(hào)，在進(jìn)行第二次讀操作時(shí)，中央處理器301才真正讀到指示讀 取的數(shù)據(jù)。根據(jù)本發(fā)明實(shí)施例，雖然在一個(gè)完整的讀周期內(nèi)，中央處理器301需要對(duì)CPLD 302進(jìn)行兩次讀操作，但因?yàn)樽x寫(xiě)的速度大大提高，每次讀操作只要20ns，兩次讀操作也只 需要40ns，所以仍然提高了總線(xiàn)帶寬。以總線(xiàn)位寬為8、總線(xiàn)頻率為IOOMHz為例，將根據(jù)本 發(fā)明實(shí)施例得到的總線(xiàn)帶寬與本發(fā)明背景技術(shù)中基于同樣的參數(shù)得到的總線(xiàn)帶寬對(duì)比如 下根據(jù)傳統(tǒng)總線(xiàn)系統(tǒng)總線(xiàn)帶寬=總線(xiàn)的位寬/(8*總線(xiàn)的讀寫(xiě)周期)=8/(8*100ns) = 10MB/s根據(jù)本發(fā)明實(shí)施例提供的總線(xiàn)系統(tǒng)總線(xiàn)帶寬=總線(xiàn)的位寬/(8*總線(xiàn)的讀寫(xiě)周期)=8/(8*40ns) = 25MB/s根據(jù)以上對(duì)比，本發(fā)明實(shí)施例得到的總線(xiàn)帶寬為本發(fā)明背景技術(shù)中基于同樣的參 數(shù)得到的總線(xiàn)帶寬的2. 5倍。進(jìn)一步地，在傳統(tǒng)總線(xiàn)系統(tǒng)中，中央處理器對(duì)低速總線(xiàn)設(shè)備進(jìn)行讀操作時(shí)，由于低 速總線(xiàn)設(shè)備的響應(yīng)時(shí)間長(zhǎng)，所以中央處理器只能進(jìn)行長(zhǎng)時(shí)間的等待，從而浪費(fèi)了資源。而根 據(jù)本發(fā)明實(shí)施例，中央處理器301先以高速時(shí)序發(fā)送第一次讀數(shù)據(jù)控制信號(hào)，然后就可以 去做其他工作，如訪(fǎng)問(wèn)其他設(shè)備，待邏輯器件302將數(shù)據(jù)準(zhǔn)備好后(即存儲(chǔ)至邏輯器件302 的寄存器中)，中央處理器301再高速讀取，這樣可以使中央處理器301總是以高速時(shí)序來(lái) 訪(fǎng)問(wèn)低速總線(xiàn)設(shè)備303，不至于耗費(fèi)過(guò)多的等待時(shí)間，所以可以提高帶寬。實(shí)施例六基于上述實(shí)施例一中圖4提供的包括總線(xiàn)連接關(guān)系的總線(xiàn)系統(tǒng)示意圖，該實(shí)施例 提供了一種對(duì)低速總線(xiàn)設(shè)備進(jìn)行寫(xiě)操作的方法，該方法針對(duì)中央處理器301對(duì)低速總線(xiàn)設(shè) 備303進(jìn)行寫(xiě)操作時(shí)的具體信號(hào)流向進(jìn)行了詳細(xì)說(shuō)明。如圖13所示，基于圖4提供的總線(xiàn)系統(tǒng)實(shí)現(xiàn)寫(xiě)操作的時(shí)序示意圖，其中，
WE#對(duì)應(yīng)的時(shí)序?yàn)橹醒胩幚砥?01訪(fǎng)問(wèn)CPLD 302的時(shí)序，CS0#_CPLD和WE#_CPLD對(duì)應(yīng)的時(shí) 序?yàn)镃PLD將CS0#和對(duì)應(yīng)的高速時(shí)序轉(zhuǎn)換為低速時(shí)序后，向低速總線(xiàn)設(shè)備303發(fā)出的時(shí) 序。圖13中，中央處理器301訪(fǎng)問(wèn)CPLD 302的時(shí)序?yàn)楦咚贂r(shí)序，占用1個(gè)總線(xiàn)周期，CPLD 302訪(fǎng)問(wèn)低速總線(xiàn)設(shè)備303的時(shí)序?yàn)榈退贂r(shí)序，其中，CS0#_CPLD占用10個(gè)總線(xiàn)周期，WE#_ CPLD占用9個(gè)總線(xiàn)周期。基于圖13所示的時(shí)序，圖4中各實(shí)體的具體操作過(guò)程如下中央處理器301:用戶(hù)可以通過(guò)對(duì)中央處理器301的UPM進(jìn)行編程，使中央處理器301的寫(xiě)時(shí)序周 期為l*Tbusc;1。。k，中央處理器301發(fā)起對(duì)CPLD 302的寫(xiě)操作，同時(shí)將寫(xiě)數(shù)據(jù)控制信號(hào)、地址信 號(hào)以及數(shù)據(jù)信號(hào)以高速時(shí)序關(guān)系送出。低速總線(xiàn)設(shè)備303:CPLD 302以符合低速總線(xiàn)設(shè)備303的時(shí)序?qū)Φ退倏偩€(xiàn)設(shè)備303進(jìn)行訪(fǎng)問(wèn)，低速總 線(xiàn)設(shè)備303把CPLD 302看成是與傳統(tǒng)總線(xiàn)系統(tǒng)中的中央處理器功能一樣的管理模塊，該低速總線(xiàn)設(shè)備303也是以和傳統(tǒng)系統(tǒng)中一樣的行為對(duì)CPLD發(fā)送的寫(xiě)數(shù)據(jù)控制信號(hào)進(jìn)行響應(yīng)， 在寫(xiě)操作時(shí)，只要低速總線(xiàn)設(shè)備303檢測(cè)到寫(xiě)數(shù)據(jù)控制信號(hào)，它就會(huì)將第二數(shù)據(jù)總線(xiàn)上的 數(shù)據(jù)信號(hào)寫(xiě)到第二地址總線(xiàn)上傳輸?shù)牡刂沸盘?hào)所指示的地址中去。邏輯器件302 (以CPLD為例進(jìn)行說(shuō)明)如圖14所示，CPLD 302處理中央處理器301的寫(xiě)操作，主要包括如下步驟步驟1401、CPLD上電初始化；步驟1402、判斷是否同時(shí)有效，若是，執(zhí)行步驟1403 ；若否，返回步驟 1402 ；步驟1403、執(zhí)行 ADDR_0N = ADDR 以及 DATA_0N = DATA ；該步驟中，ADDR_0N = ADDR即將ADDR地址總線(xiàn)上的地址鎖存到用于存儲(chǔ)地址信 號(hào)的寄存器ADDR_0N中，DATA_0N = DATA即將DATA數(shù)據(jù)總線(xiàn)上的數(shù)據(jù)鎖存到用于存儲(chǔ)數(shù) 據(jù)信號(hào)的寄存器DATA_0N中。步驟1404、使 CS0#_CPLD 和 WE#_CPLD 有效，并執(zhí)行 ADDR_CPLD = ADDR_0N、DATA_ CPLD = DATA_0N,并且計(jì)數(shù)器C開(kāi)始計(jì)數(shù)；該步驟中，ADDR_CPLD = ADDR_0N即將寄存器ADDR_0N中存儲(chǔ)的地址發(fā)送到ADDR_ CPLD地址總線(xiàn)中；DATA_CPLD = DATA_0N即將寄存器DATA_0N中存儲(chǔ)的數(shù)據(jù)發(fā)送到DATA_ CPLD數(shù)據(jù)總線(xiàn)中傳輸。步驟1405、判斷C = 9*TbuSCl0Ck是否成立，若是，則執(zhí)行步驟1406 ；若否，返回步 驟 1405 ；該步驟中，C = 9*Tbusclock為CPLD 302等待低速總線(xiàn)設(shè)備303響應(yīng)寫(xiě)操作的時(shí) 間，該時(shí)間可以根據(jù)低速總線(xiàn)設(shè)備303的實(shí)際情況而定，只要保證低速總線(xiàn)設(shè)備303能可靠 地完成寫(xiě)入數(shù)據(jù)的操作即可。步驟1406、使 WE#_CPLD 無(wú)效；步驟1407、判斷C = lO^Tbusclock是否成立，若是，則執(zhí)行步驟1408 ；若否，返回 步驟1407 ；步驟1408、使CS#_CPLD無(wú)效，并使計(jì)數(shù)器C清零，至此流程結(jié)束。上述流程中，ADDR_0N為CPLD 302內(nèi)部定義的寄存器，用來(lái)鎖存地址信號(hào)；DATA_ ON為CPLD 302內(nèi)部定義的寄存器，用來(lái)鎖存數(shù)據(jù)信號(hào)；C為計(jì)數(shù)器，用來(lái)控制低速總線(xiàn)設(shè)備 的時(shí)序。上述CPLD 302完成的寫(xiě)操作的基本流程可總結(jié)如下CPLD 302檢測(cè)到中央處理器301發(fā)出的寫(xiě)數(shù)據(jù)控制信號(hào)，鎖存中央處理器301 發(fā)出的地址信號(hào)和數(shù)據(jù)信號(hào)，并向低速總線(xiàn)設(shè)備303發(fā)出低速時(shí)序的控制信號(hào)CS#_CPLD、 WE#_CPLD,同時(shí)將鎖存的地址信號(hào)以及數(shù)據(jù)信號(hào)向低速總線(xiàn)設(shè)備303發(fā)出，計(jì)數(shù)器C開(kāi)始計(jì) 時(shí)；在 C = 9*Tbusclock 時(shí)，使 TO#_CPLD 無(wú)效；在 C = IO^Tbusclock 時(shí)，使 CS0#_CPLD 無(wú)效，至此， 中央處理器301對(duì)低速總線(xiàn)設(shè)備303的本次寫(xiě)操作結(jié)束。根據(jù)上述實(shí)施例，在整個(gè)對(duì)低速總線(xiàn)設(shè)備的寫(xiě)操作周期中，中央處理器301對(duì) CPLD 302進(jìn)行寫(xiě)操作所花費(fèi)的時(shí)間是1個(gè)總線(xiàn)周期，S卩IOns的時(shí)間，與傳統(tǒng)總線(xiàn)系統(tǒng)的寫(xiě) 操作時(shí)間相比，所花費(fèi)的總線(xiàn)周期數(shù)大大減少，從而使得總線(xiàn)帶寬大大提高。以總線(xiàn)位寬為 8、總線(xiàn)頻率為IOOMHz為例，將根據(jù)本發(fā)明實(shí)施例得到的總線(xiàn)帶寬與本發(fā)明背景技術(shù)中基于同樣的參數(shù)得到的總線(xiàn)帶寬對(duì)比如下根據(jù)傳統(tǒng)總線(xiàn)系統(tǒng)總線(xiàn)帶寬=總線(xiàn)的位寬/(8*總線(xiàn)的讀寫(xiě)周期)=8/(8*100ns) = 10MB/s根據(jù)本發(fā)明實(shí)施例提供的總線(xiàn)系統(tǒng)總線(xiàn)帶寬=總線(xiàn)的位寬/(8*總線(xiàn)的讀寫(xiě)周期)=8/(8*10ns) = lOOMB/s基于以 上對(duì)比，根據(jù)本發(fā)明實(shí)施例得到的總線(xiàn)帶寬為本發(fā)明背景技術(shù)中基于同樣的參數(shù)得到的總 線(xiàn)帶寬的10倍。實(shí)施例七與上述實(shí)施例三提供的對(duì)低速總線(xiàn)設(shè)備進(jìn)行讀操作的方法對(duì)應(yīng)，本發(fā)明實(shí)施例還 提供了一種對(duì)低速總線(xiàn)設(shè)備進(jìn)行讀操作的裝置，如圖15所示，該裝置包括接收單元1501、信號(hào)鎖存單元1502、寄存器狀態(tài)確定單元1503、數(shù)據(jù)輸出單元 1504、發(fā)送單元1505以及數(shù)據(jù)獲取單元1506 ；其中接收單元1501，用于接收中央處理器發(fā)送的第一讀數(shù)據(jù)控制信號(hào)；信號(hào)鎖存單元1502，用于在接收單元1501接收第一讀數(shù)據(jù)控制信號(hào)后，鎖存所述 中央處理器向第一地址總線(xiàn)發(fā)送的用于指示讀取的數(shù)據(jù)所在地址的地址信號(hào)；其中，所述 第一讀數(shù)據(jù)控制信號(hào)以及所述地址信號(hào)以第一時(shí)序關(guān)系發(fā)送；寄存器狀態(tài)確定單元1503，用于確定接收單元1501接收的第一讀數(shù)據(jù)控制信號(hào) 指示讀取的數(shù)據(jù)是否存儲(chǔ)在本地寄存器中；數(shù)據(jù)輸出單元1504，用于在寄存器狀態(tài)確定單元1503的確定結(jié)果為是時(shí)，將所述 寄存器中存儲(chǔ)的數(shù)據(jù)發(fā)送到第一數(shù)據(jù)總線(xiàn)上供所述中央處理器讀取；發(fā)送單元1505，用于在寄存器狀態(tài)確定單元1503的確定結(jié)果為否時(shí)，向所述第一 讀數(shù)據(jù)控制信號(hào)指示讀取數(shù)據(jù)的低速總線(xiàn)設(shè)備發(fā)送第二讀數(shù)據(jù)控制信號(hào)以及向第二地址 總線(xiàn)發(fā)送鎖存的所述地址信號(hào)；其中，所述第二讀數(shù)據(jù)控制信號(hào)以及鎖存的所述地址信號(hào) 以第二時(shí)序關(guān)系發(fā)送，并且所述第二時(shí)序包括的總線(xiàn)周期數(shù)大于所述第一時(shí)序包括的總線(xiàn) 周期數(shù)；數(shù)據(jù)獲取單元1506，用于在發(fā)送單元1505發(fā)送所述第二讀數(shù)據(jù)控制信號(hào)以及所 述地址信號(hào)后，獲取所述低速總線(xiàn)設(shè)備發(fā)送到第二數(shù)據(jù)總線(xiàn)上的數(shù)據(jù)并存儲(chǔ)在本地寄存器 中，其中，所述低速總線(xiàn)設(shè)備發(fā)送到第二數(shù)據(jù)總線(xiàn)上的數(shù)據(jù)為所述低速總線(xiàn)設(shè)備在接收所 述第二讀數(shù)據(jù)控制信號(hào)后從所述第二地址總線(xiàn)上傳輸?shù)牡刂沸盘?hào)指示的地址中獲取的。本發(fā)明優(yōu)選實(shí)施例中，圖15所述裝置中包括的數(shù)據(jù)獲取單元1506，還用于在獲取 所述低速總線(xiàn)設(shè)備發(fā)送到第二數(shù)據(jù)總線(xiàn)上的數(shù)據(jù)并存儲(chǔ)在本地寄存器中后，通過(guò)所述低速 總線(xiàn)設(shè)備對(duì)應(yīng)的片選號(hào)標(biāo)識(shí)所述寄存器，并將用于標(biāo)識(shí)所述寄存器中存儲(chǔ)數(shù)據(jù)的標(biāo)識(shí)位置 為有效；相應(yīng)地，寄存器狀態(tài)確定單元1503，具體用于根據(jù)所述第一讀數(shù)據(jù)控制信號(hào)指示 讀取數(shù)據(jù)的低速總線(xiàn)設(shè)備對(duì)應(yīng)的片選號(hào)，確定與所述片選號(hào)對(duì)應(yīng)的寄存器，并判斷所述寄 存器對(duì)應(yīng)的標(biāo)識(shí)位是否為有效；若是，則確定所述第一讀數(shù)據(jù)控制信號(hào)指示讀取的數(shù)據(jù)存 儲(chǔ)在本地寄存器中；若否，則確定所述第一讀數(shù)據(jù)控制信號(hào)指示讀取的數(shù)據(jù)未存儲(chǔ)在本地 寄存器中。
本發(fā)明優(yōu)選實(shí)施例中，圖15所述裝置中包括的數(shù)據(jù)獲取單元1506，還用于在將所述寄存器中存儲(chǔ)的數(shù)據(jù)發(fā)送到第一數(shù)據(jù)總線(xiàn)上后，將用于標(biāo)識(shí)所述寄存器 中存儲(chǔ)數(shù)據(jù)的標(biāo)識(shí)位置為無(wú)效。本發(fā)明優(yōu)選實(shí)施例中，圖15所述裝置中包括的接收單元1501，還用于在數(shù)據(jù)獲 取單元1506獲取所述低速總線(xiàn)設(shè)備發(fā)送到第二數(shù)據(jù)總線(xiàn)上的數(shù)據(jù)并存儲(chǔ)在本地寄存器中 后，接收所述中央處理器再次發(fā)送的所述第一讀數(shù)據(jù)控制信號(hào)；相應(yīng)地，數(shù)據(jù)輸出單元1504，還用于根據(jù)所述接收單元接收的所述中央處理器再 次發(fā)送的所述第一讀數(shù)據(jù)控制信號(hào)，將所述寄存器中存儲(chǔ)的數(shù)據(jù)發(fā)送到第一數(shù)據(jù)總線(xiàn)上供 所述中央處理器讀取。本發(fā)明優(yōu)選實(shí)施例中，圖15所述裝置中包括的接收單元，具體用于接收所述中央處理器在初次發(fā)送所述第一讀數(shù)據(jù)控制信號(hào)的設(shè)定時(shí)長(zhǎng)后，再次發(fā) 送的所述第一讀數(shù)據(jù)控制信號(hào)，其中，所述設(shè)定時(shí)長(zhǎng)大于等于所述邏輯器件向所述第一讀 數(shù)據(jù)控制信號(hào)指示讀取數(shù)據(jù)的低速總線(xiàn)設(shè)備發(fā)送第二讀數(shù)據(jù)控制信號(hào)，至獲取所述低速總 線(xiàn)設(shè)備發(fā)送到第二數(shù)據(jù)總線(xiàn)上的數(shù)據(jù)并存儲(chǔ)在本地寄存器中所間隔的時(shí)間；或向所述中央處理器發(fā)送觸發(fā)信號(hào)，并接收所述中央處理器根據(jù)接收的所述觸發(fā)信 號(hào)再次發(fā)送的所述第一讀數(shù)據(jù)控制信號(hào)。應(yīng)當(dāng)理解，以上對(duì)低速總線(xiàn)設(shè)備進(jìn)行讀操作的裝置包括的單元僅為根據(jù)該裝置實(shí) 現(xiàn)的功能進(jìn)行的邏輯劃分，實(shí)際應(yīng)用中，可以進(jìn)行上述單元的疊加或拆分。并且該實(shí)施例提 供的對(duì)低速總線(xiàn)設(shè)備進(jìn)行讀操作的裝置所實(shí)現(xiàn)的功能與上述實(shí)施例三提供的對(duì)低速總線(xiàn) 設(shè)備進(jìn)行讀操作的方法流程一一對(duì)應(yīng)，對(duì)于該裝置所實(shí)現(xiàn)的更為詳細(xì)的處理流程，在上述 方法實(shí)施例中已做詳細(xì)描述，此處不再詳細(xì)描述。實(shí)施例八與上述實(shí)施例四提供的對(duì)低速總線(xiàn)設(shè)備進(jìn)行寫(xiě)操作的方法對(duì)應(yīng)，本發(fā)明實(shí)施例還 提供了一種對(duì)低速總線(xiàn)設(shè)備進(jìn)行寫(xiě)操作的裝置，如圖16所示，該裝置包括接收單元1601、信號(hào)鎖存單元1602以及發(fā)送單元1603 ；其中接收單元1601，用于接收中央處理器發(fā)送的第一寫(xiě)數(shù)據(jù)控制信號(hào)；信號(hào)鎖存單元1602，用于在接收單元1601接收第一寫(xiě)數(shù)據(jù)控制信號(hào)后，鎖存所述 中央處理器向第一數(shù)據(jù)總線(xiàn)發(fā)送的第一寫(xiě)數(shù)據(jù)控制信號(hào)指示寫(xiě)入的數(shù)據(jù)信號(hào)以及所述中 央處理器以第一時(shí)序向第一地址總線(xiàn)發(fā)送的指示數(shù)據(jù)寫(xiě)入地址的地址信號(hào)；其中，所述第 一寫(xiě)數(shù)據(jù)控制信號(hào)、所述數(shù)據(jù)信號(hào)以及所述地址信號(hào)以第一時(shí)序關(guān)系發(fā)送；發(fā)送單元1603，用于向所述第一寫(xiě)數(shù)據(jù)控制信號(hào)指示寫(xiě)入數(shù)據(jù)的低速總線(xiàn)設(shè)備發(fā) 送第二寫(xiě)數(shù)據(jù)控制信號(hào)、向第二數(shù)據(jù)總線(xiàn)發(fā)送鎖存的所述數(shù)據(jù)信號(hào)以及向第二地址總線(xiàn)發(fā) 送鎖存的所述地址信號(hào)，供所述低速總線(xiàn)設(shè)備將所述數(shù)據(jù)信號(hào)對(duì)應(yīng)的數(shù)據(jù)寫(xiě)入所述地址信 號(hào)指示的地址中，其中，所述第二寫(xiě)數(shù)據(jù)控制信號(hào)、鎖存的所述數(shù)據(jù)信號(hào)以及鎖存的所述地 址信號(hào)以第二時(shí)序關(guān)系發(fā)送，并且所述第二時(shí)序包括的總線(xiàn)周期數(shù)大于所述第一時(shí)序包括 的總線(xiàn)周期數(shù)。應(yīng)當(dāng)理解，以上對(duì)低速總線(xiàn)設(shè)備進(jìn)行寫(xiě)操作的裝置包括的單元僅為根據(jù)該裝置實(shí) 現(xiàn)的功能進(jìn)行的邏輯劃分，實(shí)際應(yīng)用中，可以進(jìn)行上述單元的疊加或拆分。并且該實(shí)施例提供的對(duì)低速總線(xiàn)設(shè)備進(jìn)行寫(xiě)操作的裝置所實(shí)現(xiàn)的功能與上述實(shí)施例四提供的對(duì)低速總線(xiàn) 設(shè)備進(jìn)行寫(xiě)操作的方法流程一一對(duì)應(yīng)，對(duì)于該裝置所實(shí)現(xiàn)的更為詳細(xì)的處理流程，在上述 方法實(shí)施例中已做詳細(xì)描述，此處不再詳細(xì)描述。通過(guò)本發(fā)明實(shí)施例提供的上述至少一個(gè)技術(shù)方案，通過(guò)在總線(xiàn)系統(tǒng)中加入邏輯器 件，在中央處理器需要訪(fǎng)問(wèn)低速總線(xiàn)設(shè)備時(shí)，可以以高速時(shí)序(第一時(shí)序)訪(fǎng)問(wèn)該邏輯器 件，即以高速時(shí)序向該邏輯器件發(fā)送相應(yīng)的讀操作控制信號(hào)或?qū)懖僮骺刂菩盘?hào)，由該邏輯 器件基于與被訪(fǎng)問(wèn)的低速總線(xiàn)設(shè)備相應(yīng)的低速時(shí)序(第二時(shí)序)訪(fǎng)問(wèn)該低速總線(xiàn)設(shè)備，完 成相應(yīng)的讀操作或?qū)懖僮?。根?jù)該技術(shù)方案，可以實(shí)現(xiàn)中央處理器以高速時(shí)序訪(fǎng)問(wèn)低速總 線(xiàn)設(shè)備，減少了中央處理器訪(fǎng)問(wèn)低速總線(xiàn)設(shè)備耗費(fèi)的總線(xiàn)周期，從而提高了總線(xiàn)帶寬，使總 線(xiàn)系統(tǒng)的性能得到優(yōu)化。根據(jù)本發(fā)明實(shí)施例，總線(xiàn)帶寬提高后，中央處理器可以有更多時(shí)間去訪(fǎng)問(wèn)其他的 總線(xiàn)設(shè)備，或進(jìn)行中央處理器內(nèi)部的其他操作，因而可以提升系統(tǒng)的總體性能。顯然，本領(lǐng)域的技術(shù)人員可以對(duì)本發(fā)明進(jìn)行各種改動(dòng)和變型而不脫離本發(fā)明的精 神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權(quán)利要求及其等同技術(shù)的范圍 之內(nèi)，則本發(fā)明也意圖包含這些改動(dòng)和變型在內(nèi)。
權(quán)利要求
一種總線(xiàn)系統(tǒng)，其特征在于，包括中央處理器、邏輯器件以及低速總線(xiàn)設(shè)備所述中央處理器，用于向所述邏輯器件發(fā)送第一讀數(shù)據(jù)控制信號(hào)以及向第一地址總線(xiàn)發(fā)送用于指示讀取的數(shù)據(jù)所在地址的地址信號(hào)；在經(jīng)過(guò)設(shè)定時(shí)長(zhǎng)后，再次向所述邏輯器件發(fā)送所述第一讀數(shù)據(jù)控制信號(hào)以及向第一地址總線(xiàn)發(fā)送所述地址信號(hào)，并獲取所述邏輯器件發(fā)送到第一數(shù)據(jù)總線(xiàn)上的數(shù)據(jù)；其中，所述第一讀數(shù)據(jù)控制信號(hào)以及所述地址信號(hào)以第一時(shí)序關(guān)系發(fā)送；所述邏輯器件，用于在接收到所述中央處理器發(fā)送的第一讀數(shù)據(jù)控制信號(hào)后，鎖存第一地址總線(xiàn)上傳輸?shù)牡刂沸盘?hào)，并確定所述第一讀數(shù)據(jù)控制信號(hào)指示讀取的數(shù)據(jù)是否存儲(chǔ)在本地寄存器中，若是，則將所述寄存器中存儲(chǔ)的數(shù)據(jù)發(fā)送到第一數(shù)據(jù)總線(xiàn)上；若否，則向所述第一讀數(shù)據(jù)控制信號(hào)指示讀取數(shù)據(jù)的低速總線(xiàn)設(shè)備發(fā)送第二讀數(shù)據(jù)控制信號(hào)以及向第二地址總線(xiàn)發(fā)送鎖存的所述地址信號(hào)，并獲取所述低速總線(xiàn)設(shè)備發(fā)送到第二數(shù)據(jù)總線(xiàn)上的數(shù)據(jù)并存儲(chǔ)在本地寄存器中，其中，所述第二讀數(shù)據(jù)控制信號(hào)以及鎖存的所述地址信號(hào)以第二時(shí)序關(guān)系發(fā)送，并且所述第二時(shí)序包括的總線(xiàn)周期數(shù)大于所述第一時(shí)序包括的總線(xiàn)周期數(shù)；所述低速總線(xiàn)設(shè)備，用于在接收所述邏輯器件發(fā)送的第二讀數(shù)據(jù)控制信號(hào)后，獲取第二地址總線(xiàn)上傳輸?shù)牡刂沸盘?hào)，并將從所述地址信號(hào)指示的地址中讀取的數(shù)據(jù)發(fā)送到第二數(shù)據(jù)總線(xiàn)上。
2.如權(quán)利要求1所述的系統(tǒng)，其特征在于，所述中央處理器，還用于向所述邏輯器件發(fā)送第一寫(xiě)數(shù)據(jù)控制信號(hào)、向第一數(shù)據(jù)總線(xiàn) 發(fā)送所述第一寫(xiě)數(shù)據(jù)控制信號(hào)指示寫(xiě)入的數(shù)據(jù)信號(hào)以及向第一地址總線(xiàn)發(fā)送指示數(shù)據(jù)寫(xiě) 入地址的地址信號(hào)；其中，所述第一寫(xiě)數(shù)據(jù)控制信號(hào)、所述數(shù)據(jù)信號(hào)以及所述地址信號(hào)以第 三時(shí)序關(guān)系發(fā)送；所述邏輯器件，還用于在接收到所述中央處理器發(fā)送的第一寫(xiě)數(shù)據(jù)控制信號(hào)后，鎖存 所述地址信號(hào)以及數(shù)據(jù)信號(hào)，并向所述第一寫(xiě)數(shù)據(jù)控制信號(hào)指示寫(xiě)入數(shù)據(jù)的低速總線(xiàn)設(shè)備 發(fā)送第二寫(xiě)數(shù)據(jù)控制信號(hào)、向第二數(shù)據(jù)總線(xiàn)發(fā)送鎖存的所述數(shù)據(jù)信號(hào)以及向第二地址總線(xiàn) 發(fā)送鎖存的所述地址信號(hào)，其中，所述第二寫(xiě)數(shù)據(jù)控制信號(hào)、鎖存的所述數(shù)據(jù)信號(hào)以及鎖存 的所述地址信號(hào)以第四時(shí)序關(guān)系發(fā)送，并且所述第四時(shí)序包括的總線(xiàn)周期數(shù)大于所述第三 時(shí)序包括的總線(xiàn)周期數(shù)；所述低速總線(xiàn)設(shè)備，還用于在接收所述邏輯器件發(fā)送的第二寫(xiě)數(shù)據(jù)控制信號(hào)后，獲取 第二數(shù)據(jù)總線(xiàn)上傳輸?shù)臄?shù)據(jù)信號(hào)以及第二地址總線(xiàn)上傳輸?shù)牡刂沸盘?hào)，并將所述數(shù)據(jù)信號(hào) 對(duì)應(yīng)的數(shù)據(jù)寫(xiě)入所述地址信號(hào)指示的地址。
3.一種總線(xiàn)系統(tǒng)，其特征在于，包括中央處理器、邏輯器件以及低速總線(xiàn)設(shè)備所述中央處理器，用于向所述邏輯器件發(fā)送第一寫(xiě)數(shù)據(jù)控制信號(hào)、向第一數(shù)據(jù)總線(xiàn)發(fā) 送所述第一寫(xiě)數(shù)據(jù)控制信號(hào)指示寫(xiě)入的數(shù)據(jù)信號(hào)以及向第一地址總線(xiàn)發(fā)送指示數(shù)據(jù)寫(xiě)入 地址的地址信號(hào)；其中，所述第一寫(xiě)數(shù)據(jù)控制信號(hào)、所述數(shù)據(jù)信號(hào)以及所述地址信號(hào)以第一 時(shí)序關(guān)系發(fā)送；所述邏輯器件，用于在接收到所述中央處理器發(fā)送的第一寫(xiě)數(shù)據(jù)控制信號(hào)后，鎖存所 述地址信號(hào)以及所述數(shù)據(jù)信號(hào)，并向所述第一寫(xiě)數(shù)據(jù)控制信號(hào)指示寫(xiě)入數(shù)據(jù)的低速總線(xiàn)設(shè) 備發(fā)送第二寫(xiě)數(shù)據(jù)控制信號(hào)、向第二數(shù)據(jù)總線(xiàn)發(fā)送鎖存的所述數(shù)據(jù)信號(hào)以及向第二地址總線(xiàn)發(fā)送鎖存的所述地址信號(hào)，其中，所述第二寫(xiě)數(shù)據(jù)控制信號(hào)、鎖存的所述數(shù)據(jù)信號(hào)以及鎖 存的所述地址信號(hào)以第二時(shí)序關(guān)系發(fā)送，并且所述第二時(shí)序包括的總線(xiàn)周期數(shù)大于所述第 一時(shí)序包括的總線(xiàn)周期數(shù)；所述低速總線(xiàn)設(shè)備，用于在接收所述邏輯器件發(fā)送的第二寫(xiě)數(shù)據(jù)控制信號(hào)后，獲取第 二數(shù)據(jù)總線(xiàn)上傳輸?shù)臄?shù)據(jù)信號(hào)以及第二地址總線(xiàn)上傳輸?shù)牡刂沸盘?hào)，并將所述數(shù)據(jù)信號(hào)對(duì) 應(yīng)的數(shù)據(jù)寫(xiě)入所述地址信號(hào)指示的地址。
4.一種對(duì)低速總線(xiàn)設(shè)備進(jìn)行讀操作的方法，其特征在于，包括邏輯器件接收中央處理器發(fā)送的第一讀數(shù)據(jù)控制信號(hào)，并鎖存所述中央處理器向第一 地址總線(xiàn)發(fā)送的用于指示讀取的數(shù)據(jù)所在地址的地址信號(hào)；其中，所述第一讀數(shù)據(jù)控制信 號(hào)以及所述地址信號(hào)以第一時(shí)序關(guān)系發(fā)送；邏輯器件確定所述第一讀數(shù)據(jù)控制信號(hào)指示讀取的數(shù)據(jù)是否存儲(chǔ)在本地寄存器中； 若是，則將所述寄存器中存儲(chǔ)的數(shù)據(jù)發(fā)送到第一數(shù)據(jù)總線(xiàn)上供所述中央處理器讀??； 若否，則向所述第一讀數(shù)據(jù)控制信號(hào)指示讀取數(shù)據(jù)的低速總線(xiàn)設(shè)備發(fā)送第二讀數(shù)據(jù)控 制信號(hào)以及向第二地址總線(xiàn)發(fā)送鎖存的所述地址信號(hào)，并獲取所述低速總線(xiàn)設(shè)備發(fā)送到第 二數(shù)據(jù)總線(xiàn)上的數(shù)據(jù)并存儲(chǔ)在本地寄存器中，其中，所述低速總線(xiàn)設(shè)備發(fā)送到第二數(shù)據(jù)總 線(xiàn)上的數(shù)據(jù)為所述低速總線(xiàn)設(shè)備在接收所述第二讀數(shù)據(jù)控制信號(hào)后從所述第二地址總線(xiàn) 上傳輸?shù)牡刂沸盘?hào)指示的地址中獲取的；所述第二讀數(shù)據(jù)控制信號(hào)以及鎖存的所述地址信 號(hào)以第二時(shí)序關(guān)系發(fā)送，并且所述第二時(shí)序包括的總線(xiàn)周期數(shù)大于所述第一時(shí)序包括的總 線(xiàn)周期數(shù)。
5.如權(quán)利要求4所述的方法，其特征在于，所述邏輯器件在獲取所述低速總線(xiàn)設(shè)備發(fā)送到第二數(shù)據(jù)總線(xiàn)上的數(shù)據(jù)并存儲(chǔ)在本地 寄存器中后，還包括通過(guò)所述低速總線(xiàn)設(shè)備對(duì)應(yīng)的片選號(hào)標(biāo)識(shí)所述寄存器，并將用于標(biāo)識(shí) 所述寄存器中存儲(chǔ)數(shù)據(jù)的標(biāo)識(shí)位置為有效；所述邏輯器件確定所述第一讀數(shù)據(jù)控制信號(hào)指示讀取的數(shù)據(jù)是否存儲(chǔ)在本地寄存器 中，具體包括根據(jù)所述第一讀數(shù)據(jù)控制信號(hào)指示讀取數(shù)據(jù)的低速總線(xiàn)設(shè)備對(duì)應(yīng)的片選號(hào)， 確定與所述片選號(hào)對(duì)應(yīng)的寄存器，并判斷所述寄存器對(duì)應(yīng)的標(biāo)識(shí)位是否為有效；若是，則確 定所述第一讀數(shù)據(jù)控制信號(hào)指示讀取的數(shù)據(jù)存儲(chǔ)在本地寄存器中；若否，則確定所述第一 讀數(shù)據(jù)控制信號(hào)指示讀取的數(shù)據(jù)未存儲(chǔ)在本地寄存器中；所述邏輯器件將所述寄存器中存儲(chǔ)的數(shù)據(jù)發(fā)送到第一數(shù)據(jù)總線(xiàn)上后，還包括將用于 標(biāo)識(shí)所述寄存器中存儲(chǔ)數(shù)據(jù)的標(biāo)識(shí)位置為無(wú)效。
6.如權(quán)利要求4所述的方法，其特征在于，在邏輯器件確定所述第一讀數(shù)據(jù)控制信號(hào) 指示讀取的數(shù)據(jù)未存儲(chǔ)在本地寄存器中時(shí)，所述邏輯器件接收的所述第一讀數(shù)據(jù)控制信號(hào) 具體包括所述中央處理器在初次發(fā)送所述第一讀數(shù)據(jù)控制信號(hào)的設(shè)定時(shí)長(zhǎng)后再次發(fā)送的所述 第一讀數(shù)據(jù)控制信號(hào)，其中，所述設(shè)定時(shí)長(zhǎng)大于等于所述邏輯器件向所述第一讀數(shù)據(jù)控制 信號(hào)指示讀取數(shù)據(jù)的低速總線(xiàn)設(shè)備發(fā)送第二讀數(shù)據(jù)控制信號(hào)，至獲取所述低速總線(xiàn)設(shè)備發(fā) 送到第二數(shù)據(jù)總線(xiàn)上的數(shù)據(jù)并存儲(chǔ)在本地寄存器中所間隔的時(shí)間；或所述中央處理器根據(jù)接收的觸發(fā)信號(hào)再次發(fā)送的所述第一讀數(shù)據(jù)控制信號(hào)，其中，所 述觸發(fā)信號(hào)為所述邏輯器件在獲取所述低速總線(xiàn)設(shè)備發(fā)送到第二數(shù)據(jù)總線(xiàn)上的數(shù)據(jù)并存儲(chǔ)在本地寄存器中后發(fā)送的。
7.如權(quán)利要求4所述的方法，其特征在于，所述第二時(shí)序由所述第一時(shí)序轉(zhuǎn)換得到，并 且所述第二時(shí)序符合所述第一讀數(shù)據(jù)控制信號(hào)指示讀取數(shù)據(jù)的低速總線(xiàn)設(shè)備對(duì)訪(fǎng)問(wèn)時(shí)序 的要求。
8.一種對(duì)低速總線(xiàn)設(shè)備進(jìn)行寫(xiě)操作的方法，其特征在于，包括邏輯器件接收中央處理器發(fā)送的第一寫(xiě)數(shù)據(jù)控制信號(hào)，并鎖存所述中央處理器向第一 數(shù)據(jù)總線(xiàn)發(fā)送的第一寫(xiě)數(shù)據(jù)控制信號(hào)指示寫(xiě)入的數(shù)據(jù)信號(hào)以及所述中央處理器以第一時(shí) 序向第一地址總線(xiàn)發(fā)送的指示數(shù)據(jù)寫(xiě)入地址的地址信號(hào)；其中，所述第一寫(xiě)數(shù)據(jù)控制信號(hào)、 所述數(shù)據(jù)信號(hào)以及所述地址信號(hào)以第一時(shí)序關(guān)系發(fā)送；邏輯器件向所述第一寫(xiě)數(shù)據(jù)控制信號(hào)指示寫(xiě)入數(shù)據(jù)的低速總線(xiàn)設(shè)備發(fā)送第二寫(xiě)數(shù)據(jù) 控制信號(hào)、向第二數(shù)據(jù)總線(xiàn)發(fā)送鎖存的所述數(shù)據(jù)信號(hào)以及向第二地址總線(xiàn)發(fā)送鎖存的所述 地址信號(hào)，供所述低速總線(xiàn)設(shè)備將所述數(shù)據(jù)信號(hào)對(duì)應(yīng)的數(shù)據(jù)寫(xiě)入所述地址信號(hào)指示的地址 中，其中，所述第二寫(xiě)數(shù)據(jù)控制信號(hào)、鎖存的所述數(shù)據(jù)信號(hào)以及鎖存的所述地址信號(hào)以第二 時(shí)序關(guān)系發(fā)送，并且所述第二時(shí)序包括的總線(xiàn)周期數(shù)大于所述第一時(shí)序包括的總線(xiàn)周期 數(shù)。
9.如權(quán)利要求8所述的方法，其特征在于，所述第二時(shí)序由所述第一時(shí)序轉(zhuǎn)換得到，并 且所述第二時(shí)序符合所述第一寫(xiě)數(shù)據(jù)控制信號(hào)指示寫(xiě)入數(shù)據(jù)的低速總線(xiàn)設(shè)備對(duì)訪(fǎng)問(wèn)時(shí)序 的要求。
10.一種對(duì)低速總線(xiàn)設(shè)備進(jìn)行讀操作的裝置，其特征在于，包括接收單元，用于接收中央處理器發(fā)送的第一讀數(shù)據(jù)控制信號(hào)；信號(hào)鎖存單元，用于在所述接收單元接收所述第一讀數(shù)據(jù)控制信號(hào)后，鎖存所述中央 處理器向第一地址總線(xiàn)發(fā)送的用于指示讀取的數(shù)據(jù)所在地址的地址信號(hào)；其中，所述第一 讀數(shù)據(jù)控制信號(hào)以及所述地址信號(hào)以第一時(shí)序關(guān)系發(fā)送；寄存器狀態(tài)確定單元，用于確定所述接收單元接收的第一讀數(shù)據(jù)控制信號(hào)指示讀取的 數(shù)據(jù)是否存儲(chǔ)在本地寄存器中；數(shù)據(jù)輸出單元，用于在所述寄存器狀態(tài)確定單元的確定結(jié)果為是時(shí)，將所述寄存器中 存儲(chǔ)的數(shù)據(jù)發(fā)送到第一數(shù)據(jù)總線(xiàn)上供所述中央處理器讀??；發(fā)送單元，用于在所述寄存器狀態(tài)確定單元的確定結(jié)果為否時(shí)，向所述第一讀數(shù)據(jù)控 制信號(hào)指示讀取數(shù)據(jù)的低速總線(xiàn)設(shè)備發(fā)送第二讀數(shù)據(jù)控制信號(hào)以及向第二地址總線(xiàn)發(fā)送 鎖存的所述地址信號(hào)；其中，所述第二讀數(shù)據(jù)控制信號(hào)以及鎖存的所述地址信號(hào)以第二時(shí) 序關(guān)系發(fā)送，并且所述第二時(shí)序包括的總線(xiàn)周期數(shù)大于所述第一時(shí)序包括的總線(xiàn)周期數(shù)；數(shù)據(jù)獲取單元，用于在所述發(fā)送單元發(fā)送所述第二讀數(shù)據(jù)控制信號(hào)以及所述地址信號(hào) 后，獲取所述低速總線(xiàn)設(shè)備發(fā)送到第二數(shù)據(jù)總線(xiàn)上的數(shù)據(jù)并存儲(chǔ)在本地寄存器中，其中，所 述低速總線(xiàn)設(shè)備發(fā)送到第二數(shù)據(jù)總線(xiàn)上的數(shù)據(jù)為所述低速總線(xiàn)設(shè)備在接收所述第二讀數(shù) 據(jù)控制信號(hào)后從所述第二地址總線(xiàn)上傳輸?shù)牡刂沸盘?hào)指示的地址中獲取的。
11.如權(quán)利要求10所述的裝置，其特征在于，所述數(shù)據(jù)獲取單元，還用于在獲取所述低速總線(xiàn)設(shè)備發(fā)送到第二數(shù)據(jù)總線(xiàn)上的數(shù)據(jù)并 存儲(chǔ)在本地寄存器中后，通過(guò)所述低速總線(xiàn)設(shè)備對(duì)應(yīng)的片選號(hào)標(biāo)識(shí)所述寄存器，并將用于 標(biāo)識(shí)所述寄存器中存儲(chǔ)數(shù)據(jù)的標(biāo)識(shí)位置為有效；以及還用于在將所述寄存器中存儲(chǔ)的數(shù)據(jù)發(fā)送到第一數(shù)據(jù)總線(xiàn)上后，將用于標(biāo)識(shí)所述寄存器中存儲(chǔ)數(shù)據(jù)的標(biāo)識(shí)位置為無(wú)效；所述寄存器狀態(tài)確定單元，具體用于根據(jù)所述第一讀數(shù)據(jù)控制信號(hào)指示讀取數(shù)據(jù)的低 速總線(xiàn)設(shè)備對(duì)應(yīng)的片選號(hào)，確定與所述片選號(hào)對(duì)應(yīng)的寄存器，并判斷所述寄存器對(duì)應(yīng)的標(biāo) 識(shí)位是否為有效；若是，則確定所述第一讀數(shù)據(jù)控制信號(hào)指示讀取的數(shù)據(jù)存儲(chǔ)在本地寄存 器中；若否，則確定所述第一讀數(shù)據(jù)控制信號(hào)指示讀取的數(shù)據(jù)未存儲(chǔ)在本地寄存器中。 12. 一種對(duì)低速總線(xiàn)設(shè)備進(jìn)行寫(xiě)操作的裝置，其特征在于，包括 接收單元，用于接收中央處理器發(fā)送的第一寫(xiě)數(shù)據(jù)控制信號(hào)； 信號(hào)鎖存單元，用于在所述接收單元接收所述第一寫(xiě)數(shù)據(jù)控制信號(hào)后，鎖存所述中央 處理器向第一數(shù)據(jù)總線(xiàn)發(fā)送的第一寫(xiě)數(shù)據(jù)控制信號(hào)指示寫(xiě)入的數(shù)據(jù)信號(hào)以及所述中央處 理器以第一時(shí)序向第一地址總線(xiàn)發(fā)送的指示數(shù)據(jù)寫(xiě)入地址的地址信號(hào)；其中，所述第一寫(xiě) 數(shù)據(jù)控制信號(hào)、所述數(shù)據(jù)信號(hào)以及所述地址信號(hào)以第一時(shí)序關(guān)系發(fā)送；
12.發(fā)送單元，用于向所述第一寫(xiě)數(shù)據(jù)控制信號(hào)指示寫(xiě)入數(shù)據(jù)的低速總線(xiàn)設(shè)備發(fā)送第二寫(xiě) 數(shù)據(jù)控制信號(hào)、向第二數(shù)據(jù)總線(xiàn)發(fā)送鎖存的所述數(shù)據(jù)信號(hào)以及向第二地址總線(xiàn)發(fā)送鎖存的 所述地址信號(hào)，供所述低速總線(xiàn)設(shè)備將所述數(shù)據(jù)信號(hào)對(duì)應(yīng)的數(shù)據(jù)寫(xiě)入所述地址信號(hào)指示的 地址中，其中，所述第二寫(xiě)數(shù)據(jù)控制信號(hào)、鎖存的所述數(shù)據(jù)信號(hào)以及鎖存的所述地址信號(hào)以 第二時(shí)序關(guān)系發(fā)送，并且所述第二時(shí)序包括的總線(xiàn)周期數(shù)大于所述第一時(shí)序包括的總線(xiàn)周 期數(shù)。
全文摘要
本發(fā)明公開(kāi)了一種總線(xiàn)系統(tǒng)、對(duì)低速總線(xiàn)設(shè)備進(jìn)行讀寫(xiě)操作的方法及裝置，通過(guò)在現(xiàn)有的總線(xiàn)系統(tǒng)中加入邏輯器件，在中央處理器需要訪(fǎng)問(wèn)低速總線(xiàn)設(shè)備時(shí)，可以以高速時(shí)序訪(fǎng)問(wèn)該邏輯器件，即以高速時(shí)序向該邏輯器件發(fā)送讀操作控制信號(hào)或?qū)懖僮骺刂菩盘?hào)，由該邏輯器件將高速時(shí)序?qū)崟r(shí)地轉(zhuǎn)化為基于與被訪(fǎng)問(wèn)的低速總線(xiàn)設(shè)備相應(yīng)的低速時(shí)序，并以此來(lái)訪(fǎng)問(wèn)該低速總線(xiàn)設(shè)備，在此過(guò)程中，邏輯器件根據(jù)中央處理器發(fā)送的讀操作控制信號(hào)或?qū)懖僮骺刂菩盘?hào)完成相應(yīng)的處理。根據(jù)該技術(shù)方案，可以實(shí)現(xiàn)中央處理器以高速時(shí)序訪(fǎng)問(wèn)低速總線(xiàn)設(shè)備，在保證實(shí)時(shí)性的基礎(chǔ)上減少了中央處理器訪(fǎng)問(wèn)低速總線(xiàn)設(shè)備耗費(fèi)的總線(xiàn)周期，從而提高了總線(xiàn)帶寬，使總線(xiàn)系統(tǒng)的性能得到優(yōu)化。
文檔編號(hào)G06F13/38GK101944075SQ20101023590
公開(kāi)日2011年1月12日 申請(qǐng)日期2010年7月21日 優(yōu)先權(quán)日2010年7月21日
發(fā)明者黃冠華 申請(qǐng)人:北京星網(wǎng)銳捷網(wǎng)絡(luò)技術(shù)有限公司