專利名稱：致能與提供一總線上的一多核環(huán)境的裝置與方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)于微電子學(xué)，且特別有關(guān)于一種致能與維持一總線上的多個處理器 環(huán)境的機(jī)制，其需要主動控制總線終端阻抗(Termination Impedance)，其中該多個處理 器環(huán)境包括處理器封裝基板(Processor Package Substrate)，其上具有多個處理器晶方 (Die)。
背景技術(shù)：
目前，為了以低輸出振幅(Low Output Swing)支持快速入射波切換(Incident Wave Switching)，總線架構(gòu)在兩裝置(例如，微處理器與對應(yīng)的存儲器控制器)之間 提供點對點總線接口 (Point-To-Point Bus Interface) 0除了提供點對點總線接口 之外，該總線架構(gòu)亦要求微處理器(或其它裝置)在內(nèi)部提供終端阻抗控制電路，以 動態(tài)調(diào)整點對點總線上的終端阻抗，其中阻抗值一般可選擇匹配總線本身的特性阻抗 (CharacteristicImpedance)0在諸多應(yīng)用中，通過耦接一精確電阻至該裝置上的一輸出入接腳，可將阻抗值傳 送給該裝置。因此，該裝置提供晶片上的驅(qū)動器(Drivers On-die)，用以根據(jù)該總線的規(guī) 格，以該選擇的阻抗值與電壓電平驅(qū)動該點對點總線。上述驅(qū)動器準(zhǔn)備適當(dāng)傳輸線，以減少 反射(Reflection)、信號失真(SignalDistortion)與其它傳輸線效應(yīng)。當(dāng)該點對點總線僅對其連接的兩個裝置有效，因此不適用于某些應(yīng)用領(lǐng)域(例 如，多個處理器的相關(guān)應(yīng)用)，其需要通過總線連接兩個以上的裝置。舉例來說，在一 應(yīng)用中，可能需要1至8個處理器，以并行方式經(jīng)由上述總線與一存儲器控制器連接 (Interface)。在未來，可預(yù)期會需要更多的處理器來通過同一總線進(jìn)行通訊。由于多核架構(gòu)的發(fā)展，需要主動控制多個處理器核的終端阻抗，上述多個處理器 核經(jīng)由總線耦接于一存儲器控制器或其它裝置，其中每一所述處理器核配置為一單一處理 器晶方，且兩個或多個單一處理器晶方設(shè)置在與該總線耦接的一多核處理器封裝內(nèi)的單一 基板上。因此，此“多核處理器”表示設(shè)置在一單一基板上的兩個或多個單一處理器晶方。 該單一基板可為包含多個互連信號以及多個裝置的多個層，該單一基板提供該多核處理器 的封裝并提供連接(connectivity)至該總線以及其它系統(tǒng)相關(guān)信號。本發(fā)明另外認(rèn)為極需經(jīng)由需要主動終端阻抗控制的總線提供多個多核處理器封 裝(如上文所述)以耦接至一存儲器控制器或其它裝置。然而，由于傳統(tǒng)總線架構(gòu)并不能提供良好的總線主動阻抗控制給多個多核處理器 來使用，因而會受到限制。舉例來說，當(dāng)一處理器核驅(qū)動上述總線時，將會發(fā)現(xiàn)實際的終端 阻抗由除了其它總線裝置外的總線上的其它處理器核的并行終端阻抗而產(chǎn)生。因此，驅(qū)動 輸出入信號至此實際的上拉終端阻抗將會導(dǎo)致高頻噪聲(High Frequency Noise)、反射 (Reflection)、振鈴(Ringing)、時序偏移(Timing Displacement)與其它缺點。因此，本發(fā)明認(rèn)為極需經(jīng)由需要主動阻抗控制的總線提供不同數(shù)量的裝置的內(nèi)操 作(Inter-Operation)，其中所述裝置包括多核處理器。
此外，本發(fā)明經(jīng)由一主動控制的總線致能一多核環(huán)境。

發(fā)明內(nèi)容
本發(fā)明實施例揭露了一種致能一總線上的一多核環(huán)境的裝置，其中該總線由主動 終端阻抗控制，該裝置包括一位置陣列與多個驅(qū)動器。該位置陣列位于一處理器核內(nèi)且用 以產(chǎn)生多個位置信號，所述位置信號指示該總線上與該總線耦接的多個對應(yīng)節(jié)點的位置， 其中所述位置包括一內(nèi)部位置或一總線終端位置。所述驅(qū)動器耦接于所述位置，每一驅(qū)動 器包括所述對應(yīng)節(jié)點中的其中一節(jié)點且用以控制該其中一節(jié)點如何被驅(qū)動以響應(yīng)所述位 置信號的其中一對應(yīng)位置信號的一狀態(tài)。所述驅(qū)動器的其中一驅(qū)動器包括以位置為基礎(chǔ)的 多核邏輯電路，其用以當(dāng)該狀態(tài)指示該總線終端位置時，致能一上拉邏輯電路與一第一下 拉邏輯電路，且當(dāng)該狀態(tài)指示該內(nèi)部位置時，則去能該上拉邏輯電路與致能該第一下拉邏 輯電路與一第二下拉邏輯電路。本發(fā)明實施例更揭露了一種在一總線上提供一多核環(huán)境的裝置，其中該總線由主 動終端阻抗控制，該裝置包括以位置為基礎(chǔ)的多核邏輯電路與一位置陣列。該以位置為基 礎(chǔ)的多核邏輯電路設(shè)置于一驅(qū)動器內(nèi)，并且用以當(dāng)多個位置信號的其中一位置信號的一狀 態(tài)指示多個節(jié)點的其中一對應(yīng)節(jié)點在一總線終端位位置時，致能一上拉邏輯電路與一第一 下拉邏輯電路，且當(dāng)該狀態(tài)指示該對應(yīng)節(jié)點在一內(nèi)部位置時，去能該上拉邏輯電路與致能 該第一下拉邏輯電路與一第二下拉邏輯電路。該位置陣列位于一處理器核內(nèi)且耦接于該以 位置為基礎(chǔ)的多核邏輯電路，并且用以產(chǎn)生所述位置信號以指示所述節(jié)點在該總線上的位 置，其中所述位置包括該內(nèi)部位置或該總線終端位置。本發(fā)明實施例更揭露了一種致能一總線上的一多核環(huán)境的方法，其中該總線由主 動終端阻抗控制。該方法包括經(jīng)由配置在一處理器核內(nèi)的一位置陣列產(chǎn)生一指示信號，該 指示信號指示多個節(jié)點的其中一節(jié)點在該總線的內(nèi)部或終端。經(jīng)由配置在一驅(qū)動器內(nèi)的一 以位置為基礎(chǔ)的多核邏輯電路控制該節(jié)點如何被驅(qū)動。該控制的方法包括若該指示信號將 該其中一節(jié)點指定至該總線的終端，則致能一上拉邏輯電路與致能一第一下拉邏輯電路， 以及若該指示信號將該其中一節(jié)點指定至該總線的內(nèi)部，則去能該上拉邏輯電路與致能一 第二下拉邏輯電路。本發(fā)明提供良好的總線主動阻抗控制給多個多核處理器使用，同時保留所需的傳 輸線特性。


圖1是顯示需要總線終端阻抗的主動控制的點對點總線的架構(gòu)示意圖。圖2是顯示經(jīng)由圖1的總線而被致能的多處理器環(huán)境的架構(gòu)示意圖。圖3是顯示微處理器內(nèi)的多處理器環(huán)境的架構(gòu)示意圖。圖4是顯示本發(fā)明實施例的單一基板上的多核處理器的架構(gòu)示意圖。圖5是顯示本發(fā)明實施例的以位置為基礎(chǔ)的多核總線終端裝置的架構(gòu)示意圖。圖6是顯示本發(fā)明實施例的以位置為基礎(chǔ)的多核與多封裝總線終端裝置的架構(gòu) 示意圖。圖7是顯示本發(fā)明實施例的以通訊協(xié)定為基礎(chǔ)的多核總線終端裝置的架構(gòu)示意圖，其被使用于具有耦接于總線的一或多個多核封裝的配置中。圖8是顯示本發(fā)明實施例的可配置多核總線終端機(jī)制的架構(gòu)示意圖。
具體實施例方式為了讓本發(fā)明的特征及優(yōu)點能更明顯易懂，下文特舉較佳實施例，并配合所附圖式圖1至圖8，做詳細(xì)地說明。本發(fā)明說明書提供不同的實施例來說明本發(fā)明不同實施方式 的技術(shù)特征。其中，實施例中的各元件的配置為說明之用，并非用以限制本發(fā)明。且實施例 中圖式標(biāo)號的部分重復(fù)，為了簡化說明，并非意指不同實施例之間的關(guān)聯(lián)性。有鑒于現(xiàn)有技術(shù)中討論的總線接口與在整合電路中用來在裝置之間傳送數(shù)據(jù)的 相關(guān)技術(shù)，在下文中，圖1至圖3將說明多個主動終接總線(actively terminated buses) 所產(chǎn)生的問題，而圖5至圖7將說明本發(fā)明的實施細(xì)節(jié)。本發(fā)明可通過提供令具有多個處 理器核的多個封裝經(jīng)由與需要主動控制終端阻抗的總線連接的裝置與方法來克服目前總 線接口技術(shù)的限制，同時保留所需的傳輸線特性。圖1是顯示點對點總線120的架構(gòu)示意圖100，其適用于許多發(fā)展中的科技的目前 進(jìn)步水準(zhǔn)下的微處理器架構(gòu)。在圖1中，處理器101經(jīng)由點對點總線120耦接于一存儲器 控制器110。由于存儲器控制器110為典型的裝置，故將在此使用，其經(jīng)由點對點總線120 耦接于處理器101。處理器101包括接墊控制邏輯電路(Pad Control Logic) 102，其用以接收信號 0UT1。接墊控制邏輯電路102經(jīng)由一上拉致能信號PUEm與上拉邏輯電路103耦接，并且 經(jīng)由一下拉致能信號PDEm與下拉邏輯電路105耦接。上拉邏輯電路103與下拉邏輯電路 105相互耦接于一節(jié)點104，用以提供一雙向接墊信號PAD1。電阻Rl亦經(jīng)由節(jié)點106耦接 于處理器101。在一實施例中，在處理器101中，節(jié)點106耦接至包含處理器的裝置的封裝 (未顯示)上的一接腳，以輕松地安裝至一主機(jī)板。存儲器控制器110亦包括接墊控制邏輯電路112，其用以接收信號0UT2。接墊控 制邏輯電路112經(jīng)由一上拉致能信號PUEN2與上拉邏輯電路113耦接，并且經(jīng)由一下拉致 能信號PDEN2與下拉邏輯電路115耦接。上拉邏輯電路113與下拉邏輯電路115亦相互耦 接于一節(jié)點114，提供一雙向接墊信號PADM。同樣地，電阻R2經(jīng)由節(jié)點116耦接于存儲器 控制器110。在一實施例中，節(jié)點116耦接至一裝置的封裝上的一接腳，其中存儲器控制器 110位于該裝置的封裝中。處理器101經(jīng)由點對點總線120與存儲器控制器110連接，其中點對點總線120具 有特性阻抗Ztl。該點對點總線120為一單一信號路由機(jī)制，其耦接信號PADl至信號PADM(以 及其分別節(jié)點104、114)，如架構(gòu)示意圖100中的傳輸線120所示，其實際上包括主機(jī)板上 的一線路(Trace)。為了更清楚說明，節(jié)點PADl與PADM經(jīng)由單一線路(Single Trace) 120 相互耦接。然而，本領(lǐng)域技術(shù)人員都了解總線120包括許多這類本質(zhì)上與104、114類似的 信號。在某些應(yīng)用領(lǐng)域中，包括膝上型計算機(jī)、移動以及網(wǎng)絡(luò)應(yīng)用，在特定的系統(tǒng)配置中 需要超過一個以上的處理器101。因此，為了在低電壓總線120上準(zhǔn)備非常快速的系統(tǒng)總 線速度，將系統(tǒng)總線自多處理器環(huán)境改變?yōu)閱我惶幚砥鳝h(huán)境。該單一處理器環(huán)境(如架構(gòu) 示意圖100所示)包括主動晶片上終端阻抗控制特性。有鑒于一總線上的裝置外部的總線信號終端所使用的多點架構(gòu)，現(xiàn)今的總線架構(gòu)需要提供晶片上(on-die)終端阻抗，使得終端阻抗可被動態(tài)調(diào)整，故可等于或等比于外部提供的精確電阻，其中該精確電阻由設(shè)置于 主機(jī)板或本質(zhì)上類似的互連機(jī)構(gòu)上的電阻Rl與R2所提供。外部提供的精確電阻Rl與R2 表示線路120或主機(jī)板上的信號路徑120所提供的傳輸線特性阻抗Ztl，其中該線路120或 信號路徑120將處理器101的第一節(jié)點(即，接腳)PADl與存儲器控制器110的第二節(jié)點 PADM 114相互連接。傳統(tǒng)的總線通訊協(xié)定規(guī)定一需要的總線終端阻抗。典型上，該阻抗經(jīng)由外部電阻 Rl與R2分別傳送給處理器101與存儲器控制器110。在大多數(shù)案例中，電阻Rl與R2的值 相同，但其值在某些配置中可能并不相同。電阻Rl與R2的值典型上為27. 5歐姆(ohm)，其 表示組成該總線的該互連傳輸線120的55歐姆特性阻抗\。雖然電阻Rl與R2顯示在耦 接至一接地參考(GroimdReference)的架構(gòu)示意圖100中，本領(lǐng)域技術(shù)人員將了解耦接于 電阻Rl與R2的電壓參考(Voltage Reference)值(例如，VSS)，可能會根據(jù)來自系統(tǒng)電源 供應(yīng)器且提供給處理器101與存儲器控制器111的其它電壓(未顯示)而有變化。不會發(fā)生反射的傳輸線120具有在較遠(yuǎn)終端的并行終端阻抗等于其特性阻抗Z。 的特性。因此，為了提供適當(dāng)?shù)淖杩?，處理?01與存儲器控制器110必須動態(tài)控制其分別 在節(jié)點104與114 (如上文所述)的阻抗，使得阻抗可等于或等比于電阻Rl與R2，如規(guī)范該 接口的總線通訊協(xié)定的規(guī)定所示。該動態(tài)控制典型上經(jīng)由上拉邏輯電路103、113以及下拉邏輯電路105、115來完 成。在一范例中，當(dāng)節(jié)點PADl的信號經(jīng)由下拉邏輯電路105被驅(qū)動至一規(guī)定的低電壓電平 (未顯示)，則該信號被活化(Active)或致能(Assert)。因此，當(dāng)PADl被致能時，典型的點 對點總線通訊協(xié)定命令上拉邏輯電路103必須被關(guān)閉。當(dāng)PADl未被致能時，上拉邏輯電路 103必須被開啟，從而驅(qū)動PADl至高電壓電平(未顯示)。此外，典型的通訊協(xié)定規(guī)定僅有 一裝置(處理器101或存儲器控制器110)可在任何時點驅(qū)動總線120(即，經(jīng)由下拉邏輯 電路105、115下拉總線120的電壓)。此外，處理器101與存儲器控制器110需要上拉邏輯 電路103、113以動態(tài)控制而改變對應(yīng)的上拉阻抗，使其可匹配連接節(jié)點PADl與PADM的主 機(jī)板上的信號線路120的特性阻抗Ζ—因此，當(dāng)處理器101與存儲器控制器110的其一驅(qū) 動總線120且關(guān)閉其對應(yīng)的上拉邏輯電路103、113時，驅(qū)動裝置的下拉邏輯電路105、115 會在總線120上產(chǎn)生低運(yùn)轉(zhuǎn)轉(zhuǎn)換(Low GoingTransition)，其向下傳播信號線路120的傳輸 線環(huán)境，且通過其它裝置的上拉邏輯電路113、103在遠(yuǎn)方終端結(jié)束。下拉邏輯電路105、115用以驅(qū)動總線120上的信號至規(guī)定的低電壓電平。因此，由 于在總線120的遠(yuǎn)方終端的其它裝置所產(chǎn)生的終端阻抗匹配特性阻抗Ztl，故會排除不良的 傳輸線效應(yīng)，例如，高頻噪聲、振鈴(Ringing)、反射等等。在具有55歐姆的特性阻抗Ztl的 實施例中，下拉邏輯電路105、115被動態(tài)控制以顯示27. 5歐姆阻抗，從而驅(qū)動高電壓電平 VH至低電壓電平VL，其近似于高電壓電平VH的1/3。如此一來，可允許下拉邏輯電路105、 115產(chǎn)生低電壓電平VL而充分的去除總線120的噪聲。下拉邏輯電路105、115動態(tài)控制阻 抗的方法超過本發(fā)明范圍，因此相關(guān)細(xì)節(jié)不會在此討論。總結(jié)上述，在點對點總線120上，當(dāng)總線120未被處理器101或存儲器控制器110 以低電壓驅(qū)動時，對應(yīng)的上拉邏輯電路103、113必須根據(jù)規(guī)定的總線終端阻抗驅(qū)動其對應(yīng) 節(jié)點PADl或節(jié)點PADM至一高電壓電平VH0舉例來說，當(dāng)在總線120上的節(jié)點PADl被處理器101以低電壓驅(qū)動時，處理器101必須關(guān)閉其上拉邏輯電路103，并且開啟其下拉邏輯電 路105以顯示規(guī)定的下拉阻抗。借著這樣的做法，由于相對存儲器控制器110的上拉邏輯 電路113在開啟狀態(tài)，傳輸線120即被適當(dāng)?shù)亟K止，故不會發(fā)生反射，且會產(chǎn)生適當(dāng)?shù)目偩€ 電壓電平VH、VL。因此，當(dāng)內(nèi)部核信號0UT1、0UT2未被致能，則在處理器101或存儲器控制器110中 的接墊控制邏輯電路102、112致能(assert)上拉致能信號PUEm、PUEN2分別開啟處理器 101與存儲器控制器110的上拉邏輯電路103、113，其中上拉邏輯電路113、103亦被動態(tài)控 制以顯示一終端阻抗，其經(jīng)由總線120提供適當(dāng)?shù)男盘杺鬏?。此外，接墊控制邏輯電路102、 112去能(deassert)下拉致能信號PDENl、PDEN2，從而關(guān)閉處理器101與存儲器控制器110 的下拉邏輯電路105、115。當(dāng)核信號OUTl被致能時，處理器101中的接墊控制邏輯電路102去能上拉致能 信號PUEN 1以關(guān)閉上拉邏輯電路103以及致能下拉致能信號PDEm以開啟下拉邏輯電路 105，其中當(dāng)驅(qū)動節(jié)點PADl時，該下拉邏輯電路被動態(tài)控制以顯示與特性阻抗Ztl —致的阻 抗，以達(dá)到適當(dāng)?shù)目偩€電壓電平VL。同樣地，當(dāng)核信號0UT2被致能時，存儲器控制器110中 的接墊控制邏輯電路112去能上拉致能信號PUEm以關(guān)閉上拉邏輯電路113以及致能下拉 致能信號PDEm以開啟下拉邏輯電路115，從而傳遞一正確信號電平至具有特性阻抗Ztl的 信號線路120的傳輸線環(huán)境中。就許多應(yīng)用的效能觀點來看，傳統(tǒng)點對點總線架構(gòu)的確有效。然而，在美國第 7358758號專利中，有許多其它應(yīng)用領(lǐng)域?qū)Χ嗵幚砥鞯睦脕碚f是有效的，特別是當(dāng)具有對 應(yīng)接口性能的存儲器控制器(或本質(zhì)上等效的總線接口裝置)為多處理器系統(tǒng)配置的一部 分時。美國第7358758 號專利揭露了 “APPARATUS ANDMETHOD FOR ENABLING A MULT I -PROCESSORENVIRONMENT ON A BUS”，其在解決根據(jù)致能多個裝置以經(jīng)由總線相互連 接而需要動態(tài)控制阻抗的問題。在一實施例中，利用一裝置致能一總線上的多裝置環(huán)境，上 述總線需要主動控制終端阻抗。該裝置包含一第一節(jié)點，其用以接收一指示信號，其指示一 對應(yīng)裝置位于該總線的一實體終端，或該對應(yīng)裝置為一內(nèi)部裝置。該裝置亦包括多處理器 邏輯電路，耦接于該第一節(jié)點，其用以控制一第二節(jié)點如何根據(jù)該指示信號而被驅(qū)動，其中 該第二節(jié)點耦接于該總線。若該指示信號指示該對應(yīng)裝置位于該總線的實體終端，則該多 處理器邏輯電路致能上拉邏輯電路(Pull-Up Logic)與下拉邏輯電路(Pull-Down Logic)。 若該指示信號指示該對應(yīng)裝置為一內(nèi)部裝置，則該多處理器邏輯去能(Disassert)該上拉 邏輯電路并致能該下拉邏輯電路。不論該上拉邏輯電路為致能或去能，該下拉邏輯電路驅(qū) 動該第二節(jié)點至一規(guī)定的低電壓電平。參考圖2，其是顯示經(jīng)由圖1的總線而被致能的多處理器環(huán)境的架構(gòu)示意圖，且其 已被揭露在美國第7358758號專利中。該架構(gòu)圖顯示多個處理器201，其中多個處理器201 分別包含節(jié)點202用以產(chǎn)生總線信號PADl至PADN。在下文中，總線信號PADl至PADN用 來指示多個節(jié)點202中的一特定節(jié)點。多個處理器201亦以總線接口節(jié)點212與存儲器控 制器211 (或本質(zhì)上類似的裝置211)相連接，其產(chǎn)生總線接口信號PADM，本質(zhì)上與圖1所 示的信號類似。在一實施例中，可致能不同數(shù)量的處理器201以經(jīng)由總線220與存儲器控 制器211進(jìn)行交互操作。在一特定實施例中，至多四個處理器201被致能以進(jìn)行交互操作。每一處理器201與存儲器控制器211經(jīng)由電阻Rl與R2從外部接收規(guī)定的終端阻抗，或利 用類似的方法以指示或指定總線終端阻抗。在一實施例中，電阻Rl與R2指定55歐姆終端 阻抗與27. 5歐姆下拉阻抗給一單一處理器總線配置。此外，本發(fā)明的每一處理器201包括 一節(jié)點204，用以接收一多處理器信號MP，其用來配置一多處理器環(huán)境。在一實施例中，該 多處理器節(jié)點204包括微處理器封裝上的一接腳204，其中該接腳并非以相同方式被應(yīng)用 在本發(fā)明的系統(tǒng)配置中。在本實施例中，信號MP耦接于多處理器節(jié)點204。在另一實施例 中，多處理器節(jié)點204耦接于信號MP以配置該多處理器環(huán)境。為了控制總線220的終端阻抗，實際上位于相對于存儲器控制器211的傳輸線220 的終端上的處理器201具有與一第一參考信號MP相連的MP節(jié)點204，其中第一參考信號 MP的值指示處理器201位于相對于存儲器控制器211的傳輸線220的終端。在圖2中，處 理器1位于相對于存儲器控制器211的總線220的實際終端，因此，其對應(yīng)MP節(jié)點204耦 接于第一參考信號MP。在一實施例中，如圖所示，第一參考信號為接地或為一般參考值(例 如，VSS電壓)。第一參考信號亦可被考慮為其它值。為了指示位于處理器1以及存儲器控 制器211之間的處理器2至處理器N在總線220的內(nèi)部(internal of the bus)而非總線 220的實際終端，也就是說，處理器2至處理器N的對應(yīng)MP節(jié)點204連接至第二參考信號， 其中第二參考信號的值指示處理器2至處理器N在總線220的內(nèi)部。在一實施例中，第二參 考信號的值為VDD。在另一實施例中，第二參考電壓包括本質(zhì)上相同的參考電壓，其由總線 220上的輸出入裝置所提供。以上僅為舉例說明，然而還有其它指示總線上的實際位置的方 式，例如，多接腳編碼(Multiple-Pin Encoding)、經(jīng)由聯(lián)合測試工作組(Joint TestAction Group, JTAG)總線(未顯示)寫入內(nèi)部暫存器、編程特定暫存器等等。由于處理器1位于總線220的遠(yuǎn)方終端，故其被配置(經(jīng)由接地的節(jié)點MP 204) 以動態(tài)控制總線上拉終端阻抗，并且以本質(zhì)上與圖1所示的處理器101相同的方法驅(qū)動其 對應(yīng)總線信號PADl的節(jié)點202。同樣地，如圖1所示，存儲器控制器211控制在總線220的 終端的上拉終端阻抗，并且以相似的方法驅(qū)動其對應(yīng)總線接口信號PADM的節(jié)點212。然而， 由于處理器2至處理器N實際上位于處理器1與存儲器控制器211之間，故本發(fā)明的處理 器2至處理器N分別驅(qū)動總線220。根據(jù)本發(fā)明，處理器2至處理器N經(jīng)由其對應(yīng)的MP節(jié) 點204來進(jìn)行配置，以在所有時間關(guān)閉其上拉邏輯電路(未顯示)，如此通過處理器1與存 儲器控制器211來維持總線220的規(guī)定終端阻抗。此外，當(dāng)處理器2至處理器N的其一，例 如處理器2，驅(qū)動其節(jié)點202至一低電壓電平，有鑒于必須驅(qū)動至兩個信號線路(每一特性 阻抗Ztl)的節(jié)點202，則位于處理器2內(nèi)的一下拉邏輯電路(未顯示)被用來驅(qū)動節(jié)點202 至適當(dāng)?shù)牡碗妷弘娖?，其有效阻抗為對?yīng)驅(qū)動器的Z/2。因此，當(dāng)驅(qū)動至相對于一信號路徑 的兩個信號線路時，位于總線220內(nèi)部處理器的一下拉邏輯電路必須強(qiáng)到足以驅(qū)動其節(jié)點 202至規(guī)定的終端阻抗。參考圖3，其是顯示多處理器環(huán)境裝置的架構(gòu)示意圖300，其位于圖2的處理器1 至處理器N內(nèi)，已揭露于美國第7358758號專利中。架構(gòu)示意圖300描述處理器301耦接 于具有特性Ztl阻抗的總線(傳輸線)320，如上文所述。微處理器301包括接墊控制邏輯電 路304、第一下拉邏輯電路307以及上拉邏輯電路305，包括控制信號0UT1、PUENU PDENl, 其操作與圖1所示的信號雷同。此外，該多處理器環(huán)境裝置包括多處理器(MP)邏輯電路303與第二下拉邏輯電路308。信號MP耦接于MP邏輯電路303與一多處理器節(jié)點P 302。如上所述，本發(fā)明的部分 實施例在參考節(jié)點P 302上建立信號MP，其中一實施例如架構(gòu)示意圖300所示。架構(gòu)示意 圖300描述節(jié)點P 302為微處理器301上的一接腳302，且信號MP的值通過耦接節(jié)點P 302 至第一參考電壓或第二參考電壓(未顯示)而產(chǎn)生，如上文的圖2所示。MP邏輯電路303 感測節(jié)點P 302的狀態(tài)(如架構(gòu)示意圖300的信號MP的值所示)以判斷節(jié)點P 302是否 在總線320的遠(yuǎn)方終端，或節(jié)點P 302是否在總線320的內(nèi)部。若節(jié)點P 302在總線320 的遠(yuǎn)方終端，則MP邏輯電路303致能信號ENPDl與ENPU，以致能上拉邏輯電路305與第一 下拉邏輯電路307的操作，如圖1、圖2所示。將信號ENPD2去能，從而去能第二下拉邏輯電 路308的操作。產(chǎn)生總線信號與總線終端阻抗的節(jié)點306經(jīng)由上拉邏輯電路305與第一下 拉邏輯電路307來進(jìn)行控制。在傳輸線320的遠(yuǎn)方終端的配置經(jīng)由總線320提供主動控制 的終端阻抗，其排除振鈴等不良狀況。 對總線320內(nèi)部的處理器來說，信號ENPU被MP邏輯電路303去能，信號ENPD2被 致能，且節(jié)點306被第一下拉邏輯電路307與第二下拉邏輯電路308控制。上拉邏輯電路 305根據(jù)一內(nèi)部配置中的信號PUEm的狀態(tài)而被去能，如節(jié)點P 302上的信號MP的值所示。 在一實施例中，當(dāng)驅(qū)動兩個信號線路(路徑)時(每一特性阻抗Ztl),第一下拉邏輯電路307 與第二下拉邏輯電路308用以驅(qū)動總線信號PAD至一規(guī)定的低電壓電平VL。為說明本發(fā) 明，在總線320上顯示一額外信號線路，其以虛線連接至節(jié)點306，且對應(yīng)至一內(nèi)部處理器 配置。在另一實施例中，第二下拉邏輯電路308顯示與第一下拉邏輯電路307不同的強(qiáng)度， 且下拉邏輯電路307與308以并行方式操作以理想地將總線信號PAD驅(qū)動至該適當(dāng)?shù)牡碗?壓電平VL。盡管圖2至圖3的配置已提供所述的好處，隨著多核架構(gòu)的發(fā)展，具有多個處理器 核的配置的主動終端阻抗控制仍有其需求性，其中所述處理器核經(jīng)由總線耦接至存儲器控 制器或其它裝置，且每一所述處理器核配置為一單一處理器晶方，而二個或二個以上的單 一處理器晶方配置在耦接于該總線的一多核處理器封裝內(nèi)的一單一基板上。為了說明上述 需求，本發(fā)明將在下文中陳述于圖4至圖8中。參考圖4，其是顯示本發(fā)明實施例的單一基板401上的多核處理器400的架構(gòu)示意 圖。多核處理器400包括二個處理器核402，CORE A與CORE B，上述兩處理器核配置在單一 基板401上。在一實施例中，單一基板401被配置為球腳格狀陣列(BallGrid Array)，其形 成多核處理器400的整個封裝的一部分，且被安裝在一主機(jī)板(未顯示)或系統(tǒng)板(未顯 示)而成為系統(tǒng)配置的一部分。以上僅為舉例說明，然而還有其它耦接多核處理器400至 一系統(tǒng)配置的方式。由于處理器核402包括數(shù)百個連接點(或接腳)且所述接腳必須進(jìn)行路由以匹配 主機(jī)板或其它安裝在單一基板401上的其它處理器晶方上的信號，故單一基板401典型上 具有多個層。上述接腳一般位于相對于處理器核402安裝的面上的基板的面上。同樣地， 單一基板401的每一層包括數(shù)百個互連線路407至414，其用以將特定信號路由至每一處理 器核402上的特定接腳，并且包括數(shù)百個導(dǎo)通孔(Vias) 403至406，其可在單一基板401的 層與層之間提供互連線路408至414。為了教示本發(fā)明，圖4中的多核處理器400僅包括兩個處理器核402，其分享耦接 至四個導(dǎo)通孔403至406的四個信號，然而，對于本領(lǐng)域技術(shù)人員來說，多核架構(gòu)可包括至多8個可配置在單一基板401上的處理器核402，但執(zhí)行上至多應(yīng)可包括16個處理器核 402。額外的處理器核402亦利用本發(fā)明來執(zhí)行。為了更清楚說明，圖4的線路407至414 與導(dǎo)通孔403至406設(shè)置在單一基板401的最上層以及每一處理器核402的外圍。然而， 對于本領(lǐng)域技術(shù)人員來說，線路與導(dǎo)通孔在單一基板401的內(nèi)層上的配置，也是相似的。在導(dǎo)通孔403，第一信號經(jīng)由路線407路由至CORE A 402上的第一接腳，而相同的 第一信號經(jīng)由路線409路由至CORE B402上的對應(yīng)第一接腳。在導(dǎo)通孔404，第二信號經(jīng)由 路線408路由至CORE A 402上的第二接腳，而相同的第二信號經(jīng)由路線410路由至CORE B 402上的對應(yīng)第二接腳。根據(jù)第一信號與第二信號的傳輸線路，觀測到線路409與410實際 上較線路407與408長，因此CORE B 402位于該傳輸線的終端，CORE A 402在該傳輸線的 內(nèi)部。換句話說，在導(dǎo)通孔405，第三信號經(jīng)由路線411路由至CORE B 402上的第三接 腳，而相同的第三信號經(jīng)由路線413路由至CORE A 402上的對應(yīng)第三接腳。在導(dǎo)通孔406， 第四信號經(jīng)由路線412路由至CORE B 402上的第四接腳，而相同的第四信號經(jīng)由路線414 路由至CORE A 402上的對應(yīng)第四接腳。根據(jù)第三信號與第四信號的傳輸線路，觀測到線路 413與414實際上較線路411與412長，此時CORE A 402位于該傳輸線的終端，CORE B 402 在該傳輸線的內(nèi)部。因此，每一處理器核402的實際安裝點無法做為判斷其是否位于總線 內(nèi)部或在該總線的終端的指示。參考圖4，其清楚說明傳輸線拓?fù)浔仨毥⒃谝粋€接一個信號的準(zhǔn)則 (Signal-by-signal Basis)上。也就是說，對于在已被總線處理的多核處理器配置的每個 信號來說，傳輸線位置(即，內(nèi)部或在終端)為線路407至414的實際長度的函數(shù)，其經(jīng)由 基板401將信號路由至每一處理器核402。當(dāng)將額外的處理器核402加至基板401時，上述 拓?fù)鋵鼝夯?Exacerbated)。然而，本領(lǐng)域技術(shù)人員將會了解每一信號都被耦接在一 起，而由于耦接來自連接至在該傳輸線的終端的處理器核402的主機(jī)板的信號的線路407 至414的實際總長度大于耦接來自連接至剩余處理器核402的任一處理器核402的主機(jī)板 的信號的線路的總長度，故其中一處理器核402可指定為該傳輸線的終端。因此，為了與總線通訊協(xié)定的需求相稱，將提供一驅(qū)動器電路系統(tǒng)在每一處理器 核402內(nèi)部動作，同時提供最小化的傳輸線效應(yīng)。本發(fā)明將分別描述于下文的圖5至圖8， 其說明1)以位置為基礎(chǔ)(Location-based)的技術(shù)，用以執(zhí)行耦接于總線的單一多核處理 ^ (Single Multi-core Processor) 400 白勺(active bus termination), 2) 以位置為基礎(chǔ)的技術(shù)，用以執(zhí)行耦接于總線的兩個或以上的多核處理器400的主動總線終 接，3)以通訊協(xié)定為基礎(chǔ)(Protocol-based)的技術(shù)，用以執(zhí)行耦接于總線的一個或以上的 多核處理器400的主動總線終接，以及4)可配置主動總線終接技術(shù)，其適用于耦接于總線 的一個或以上的多核處理器400。參考圖5，其是顯示本發(fā)明實施例的以位置為基礎(chǔ)的多核總線終端裝置的架構(gòu)示 意圖500。當(dāng)一單一多核處理器(未顯示)(例如，圖4所示的多核處理器400)耦接至主 機(jī)板或類似裝置上的多個總線信號時可使用該裝置。架構(gòu)示意圖500描述其中一處理器核 501，其耦接至多核處理器的一基板(未顯示)。在一實施例中，雖然亦有考慮其它處理器 架構(gòu)，但處理器核501為x86相容的微處理器核。處理器核501包括多個本質(zhì)上相同的驅(qū) 動器511，標(biāo)號為驅(qū)動器1至驅(qū)動器N。此外，處理器核501具有一位置陣列510，其產(chǎn)生對應(yīng)的多個位置信號SIGLOC 1至SIGL0CN，每一位置信號耦接至驅(qū)動器511中的一對應(yīng)驅(qū)動
ο架構(gòu)示意圖500描述驅(qū)動器511中的其中一驅(qū)動器1，其產(chǎn)生耦接至具有特性阻 抗Ztl(如上文所述)的總線(傳輸線)520的雙向信號PAD1。雖然圖5未顯示，但要注意到 驅(qū)動器511的每一驅(qū)動器產(chǎn)生分別的雙向信號，每一雙向信號耦接至分別的總線。就本發(fā) 明來說，總線包括一群或多群的信號，例如，其中一信號為PAD1，而該群或該些群信號根據(jù) 一特定通訊協(xié)定一起傳送或以某些已知序列傳送。舉例來說，64位數(shù)據(jù)總線、32位數(shù)據(jù)總 線以及一對應(yīng)控制總線對于處理系統(tǒng)配置是很常見的，且雖然用以經(jīng)由上述總線來同步數(shù) 據(jù)/地址/控制信息的傳輸?shù)耐ㄓ崊f(xié)定會因為處理器架構(gòu)而有所不同，上述通訊協(xié)定對本 領(lǐng)域技術(shù)人員來說是眾所周知的。此外，如圖4中的揭露所示，一特定信號(例如，雙向信號PAD1)是否在總線內(nèi)部 或在其終端根據(jù)總線路長度來決定，其中上述總線路經(jīng)由一基板耦接一主機(jī)連接點的該特 定信號至處理器核501。因此，雙向信號PADl可表 示為一內(nèi)部總線信號，同時由其它驅(qū)動 器511的其中之一驅(qū)動器所產(chǎn)生的另一信號(未顯示)表示為位于總線的終端。事實上， 總線中的群組信號(例如，64位數(shù)據(jù)總線內(nèi)的信號)的總線端點(endpoint)并不一定為相 同處理器核501。也就是說，在該群組中的每一信號具有一對應(yīng)處理器核501，其根據(jù)經(jīng)由 該基板路由上述信號而表示為傳輸線的終端。由于驅(qū)動器511的每一驅(qū)動器本質(zhì)上相同，故將詳述驅(qū)動器1于下。驅(qū)動器1包 括接墊控制邏輯電路504、第一下拉邏輯電路507、第二下拉邏輯電路508以及上拉邏輯電 路505，包括控制信號OUTl、PUEm與PDEN1，其以圖3所示的相似名稱的元件來操作。與圖3相比較，驅(qū)動器511包括以位置為基礎(chǔ)的多核(Location-based Multi-Core, LMC)邏輯電路503。對應(yīng)位置信號SIGLOC 1耦接于LMC邏輯電路503與 位置陣列510。在一實施例中，位置陣列510包括一可編程熔絲陣列(ProgrammableFuse Array) 510，其配置在處理器核501內(nèi)，且在利用任一已知技術(shù)制造處理器核501的期間被 編程。在另一實施例中，位置陣列510包括一特定暫存器(Machine Specific Register), 其在重置該處理器核期間，經(jīng)由特殊指令的執(zhí)行對該特定暫存器的內(nèi)容進(jìn)行編程。位置信號SIGLOC 1的值指示信號PADl是否在總線的終端或在總線的內(nèi)部。在一 實施例中，若致能信號SIGLOC 1，則其指示信號PADl位于總線的終端。LMC邏輯電路503 感測信號SIGLOC 1的狀態(tài)，以判斷信號PADl是否在總線520的遠(yuǎn)方終端或是否在總線520 的內(nèi)部。若信號PADl在總線520的遠(yuǎn)方終端，LMC邏輯電路503致能信號ENPDl與信號 ENPU，以執(zhí)行上拉邏輯電路505與第一下拉邏輯電路507的操作，如圖1、圖2所示。將信號 ENPD2去能，從而將第二下拉邏輯電路508的操作去能。產(chǎn)生信號PADl與總線阻抗的節(jié)點 506經(jīng)由上拉邏輯電路505與第一下拉邏輯電路507來控制。在傳輸線520的遠(yuǎn)方終端的 配置經(jīng)由總線520提供主動控制的終端阻抗，其可排除高頻噪聲、振鈴等等。對于總線520內(nèi)部的處理器來說，利用LMC邏輯電路503來去能信號ENPU，致能信 號ENPD2，且信號PADl被第一下拉邏輯電路507與第二下拉邏輯電路508控制。上拉邏輯 電路505根據(jù)在一內(nèi)部配置中的信號PUEm的狀態(tài)而被去能，如信號SIGLOC 1的值所示。 在一實施例中，當(dāng)驅(qū)動至二個信號線路(每一特性阻抗Ztl)，第一下拉邏輯電路507與第二 下拉邏輯電路508驅(qū)動節(jié)點506至一規(guī)定的低電壓電平。為了說明本發(fā)明，總線520上的另一信號線路以虛線連接至節(jié)點506，其對應(yīng)一內(nèi)部處理器配置。在另一實施例中，第二下 拉邏輯電路508顯示與第一下拉邏輯電路507不同的強(qiáng)度，且下拉邏輯電路507、508以并 行方式操作以理想地將信號PADl驅(qū)動至適當(dāng)?shù)牡碗妷弘娖絍L。圖5所示的實施例已足以提供對應(yīng)單一多核處理器配置的最小傳輸線效應(yīng)。對于 由兩個或以上的多核處理器組成的配置，該實施例說明于圖6中。圖6是顯示本發(fā)明實施例的以位置為基礎(chǔ)的多核與多封裝總線終端裝置的架構(gòu) 示意圖600。當(dāng)兩個或以上的多核處理器(未顯示)(如圖4的多核處理器400所示)耦接 至主機(jī)板(未顯示)或具有如圖2所示配置的類似裝置上的多個總線信號時，可使用該裝 置來執(zhí)行。架構(gòu)示意圖600描述其中的一處理器核601，其耦接至多核處理器的基板。處理 器核601的元件本質(zhì)上與圖5所示的元件相同，且具有相同的操作方式，其中元件符號的差 別僅在百位數(shù)的“6”。為了提供對應(yīng)兩個或以上的多核處理器的適當(dāng)總線終端，利用以位置 為基礎(chǔ)的多封裝(Location-basedMulti-Package，LMCP)邏輯電路613來代替圖5所示的 LMC邏輯電路503。此外。處理器核601包括一信號MPK，其耦接至LMCP邏輯電路613與一 多封裝節(jié)點P 602。如先前所示，本發(fā)明考慮部分在參考節(jié)點P 602上建立信號MPK的實施 例，其中一實施例如圖6所示。架構(gòu)示意圖600描述節(jié)點P 602耦接至處理器核601上的 接腳，而信號MPK的值通過耦接節(jié)點P 602至第一參考電壓或第二參考電壓(未顯示)(如 圖2所示)。LMCP邏輯電路613感測節(jié)點P 602的狀態(tài)(如架構(gòu)示意圖600的信號MPK的 值所示)以判斷節(jié)點P 602是否在總線620的遠(yuǎn)方終端，或節(jié)點P 602在總線620的內(nèi)部。 此外，如圖5所示的LMC邏輯電路503，LMCP邏輯電路613感測信號SIGLOC 1的狀態(tài)，以判 斷信號PADl是否在總線620的遠(yuǎn)方終端(如圖5所示)或在總線620的內(nèi)部。由本發(fā)明的圖6所示的位置陣列610所產(chǎn)生的信號SIGL0C1至SIGLOC N的值指 示一對應(yīng)輸出信號(例如，信號PAD1)在總線620的終端，但該指示由位置陣列610所在的 特定基板而得。因此，若信號MPK的狀態(tài)指示處理器核601所在的封裝在總線620的遠(yuǎn)方 終端，且信號SIGLOC 1的狀態(tài)指示信號PADl在總線620的終端，則LMCP邏輯電路613致 能上拉邏輯電路605與致能第一下拉邏輯電路607，也就是在處理器核601內(nèi)的每一驅(qū)動器 611的操作與圖5中所述操作相同。若信號MPK的狀態(tài)指示處理器核601所在的封裝在總 線620的遠(yuǎn)方終端，且信號SIGLOC 1的狀態(tài)指示信號PADl在總線620的內(nèi)部，則LMCP邏 輯電路613去能上拉邏輯電路605與致能第一下拉邏輯電路607與致能第二下拉邏輯電路 608。然而，若信號MPK的狀態(tài)指示處理器核601所在的封裝在總線620的內(nèi)部，則利用 LMCP邏輯電路613去能信號ENPU，致能信號ENPD2，且信號PADl被第一下拉邏輯電路607 與第二下拉邏輯電路608控制。上拉邏輯電路605根據(jù)一內(nèi)部封裝配置的信號PUEm的狀 態(tài)而去能，如節(jié)點P 602上的信號MPK的值所示?？偨Y(jié)上述，若信號MPK與信號SIGLOC 1的狀態(tài)都指示一對應(yīng)輸出信號PADl位于 總線620的終端，當(dāng)總線620未被驅(qū)動時(即，信號PADl的狀態(tài)在高電壓電平VH)，則LMCP 邏輯電路613致能上拉邏輯電路605。當(dāng)總線620被驅(qū)動至一低電壓電平VL時，則LMCP邏 輯電路613去能上拉邏輯電路605并且僅利用第一下拉邏輯電路607驅(qū)動信號PAD1。換 句話說，若信號MPK的狀態(tài)指示信號PADl位于總線620的內(nèi)部，則當(dāng)總線620未被驅(qū)動時， LMCP邏輯電路613去能上拉邏輯電路605。并且，當(dāng)總線620被驅(qū)動以致能低電壓電平VL，LMCP邏輯電路613令上拉邏輯電路605維持在去能狀態(tài)，并且利用第一下拉邏輯電路607與第二下拉邏輯電路608驅(qū)動信號PAD1。圖5、圖6所示的實施例線路長度的實際位置(圖5)或線路長度與主機(jī)板位置(圖 6)指示一信號及其對應(yīng)驅(qū)動器位于總線的終端或內(nèi)部。其因為總線的兩端必須提供適當(dāng)?shù)?總線終端，也就是晶片組所在的終端以及距離該晶片最遠(yuǎn)的多核基板所在的終端。總線的 晶片組終端需要適當(dāng)?shù)慕K端以提供信號以被處理器核來驅(qū)動(即，寫入)。總線的處理器終 端需要適當(dāng)?shù)慕K端以提供信號以被晶片組來驅(qū)動(即，讀取)。當(dāng)未驅(qū)動總線(以提供總線 讀取)時，位于總線終端的驅(qū)動器必須維持其上拉邏輯電路在致能狀態(tài)，且在總線內(nèi)部的 驅(qū)動器必須維持其上拉邏輯電路在去能狀態(tài)。在進(jìn)行總線寫入期間，當(dāng)在總線另一終端的 晶片組驅(qū)動終端阻抗為低電壓電平時，位于總線內(nèi)部與終端的驅(qū)動器必須去能其分別上拉 邏輯電路。位于總線遠(yuǎn)方終端的驅(qū)動器僅利用第一下拉邏輯電路來驅(qū)動低電壓電平，而位 于總線內(nèi)部的驅(qū)動器利用第一下拉邏輯電路與第二下拉邏輯電路來驅(qū)動低電壓電平。本發(fā)明亦注意到對于許多信號與信號群組(例如，地址、數(shù)據(jù)以及控制總線 (如上文所述))，特定總線通訊協(xié)定提供規(guī)則以及一給定處理器核的用來決定唯一存取 (exclusiveownership)(或所有權(quán))的對應(yīng)的通訊協(xié)定信號。也就是說，根據(jù)發(fā)生在已知總 線的先前事件以及某些通訊協(xié)定信號的目前狀態(tài)，所有耦接至總線的處理器核可決定哪一 處理器核具有總線的唯一所有權(quán)。提供特定總線通訊協(xié)定的詳細(xì)說明已超過本發(fā)明范圍， 然而，對于本領(lǐng)域技術(shù)人員來說，事實上所有的系統(tǒng)總線提供指定規(guī)則與對應(yīng)通訊協(xié)定信 號的通訊協(xié)定，其中已知處理器核可根據(jù)所述通訊協(xié)定信號判斷其是否“擁有”總線以讀取 或?qū)懭肱c一個或以上的群組信號。因此，為了在具有群組信號的多核與多封裝配置中提供 主動終端控制，其中該群組信號根據(jù)一個或以上的總線通訊協(xié)定來傳輸，且總線的唯一所 有權(quán)可根據(jù)總線通訊協(xié)定來決定，在圖7的實施例中將詳述其過程。圖7是顯示本發(fā)明實施例的以通訊協(xié)定為基礎(chǔ)的多核總線終端裝置的架構(gòu)示意 圖700，其被使用于具有耦接于總線的一或多個多核封裝的配置中。當(dāng)兩個或以上的多核處 理器(未顯示)(如圖4的多核處理器400所示)耦接至主機(jī)板(未顯示)或具有如圖2 所示配置的類似裝置上的多個以通訊協(xié)定為基礎(chǔ)的總線信號時，可使用該裝置來執(zhí)行。為 了說明本發(fā)明，“以通訊協(xié)定為基礎(chǔ)的總線信號”用來表示一個或以上的群組信號，其根據(jù) 一個或以上的總線通訊協(xié)定來傳輸，且總線的唯一所有權(quán)可根據(jù)總線通訊協(xié)定來決定。架構(gòu)示意圖700描述其中的一處理器核701，其耦接至多核處理器的基板(未 顯示)。處理器核701的元件本質(zhì)上與圖6所示的元件相同，且具有相同的操作方式， 其中元件符號的差別僅在百位數(shù)的“7”。為了提供根據(jù)發(fā)生在已知總線的先前事件以 及通訊協(xié)定信號731的目前狀態(tài)而決定的適當(dāng)總線終端，利用以通訊協(xié)定為基礎(chǔ)的多核 (Protocol-based Multi-Core, PMC)的邏輯電路723來代替圖6所示的LMCP邏輯電路613。架構(gòu)示意圖700亦顯示一通訊協(xié)定分析器730，其耦接至一個或以上的通訊協(xié)定 信號731。通訊協(xié)定分析器730產(chǎn)生一信號BUS0WN，其狀態(tài)指示處理器核701是否擁有傳 送信息的以通訊協(xié)定為基礎(chǔ)的總線。信號BUSOWN耦接至多個本質(zhì)上相同的驅(qū)動器711的 每一驅(qū)動器，其在由一個或以上的總線通訊協(xié)定規(guī)范的信號群組內(nèi)產(chǎn)生信號。操作上，通訊協(xié)定分析器730根據(jù)發(fā)生在已知總線的先前事件以及通訊協(xié)定信號 731的目前狀態(tài)，決定通訊協(xié)定的所有權(quán)。若處理器核701具有以通訊協(xié)定為基礎(chǔ)的總線，通訊協(xié)定分析器730致能信號BUSOWN。若處理器核701不具有以通訊協(xié)定為基礎(chǔ)的總線， 通訊協(xié)定分析器730不致能信號BUSOWN。注意到，由于以通訊協(xié)定為基礎(chǔ)的總線的所有權(quán)是唯一(exclusive)的(或稱為 專用的)，只有在多核與多封裝配置中的一處理器核701具有已致能的信號BUS0WN。所有 剩余的處理器核701將不會致能其對應(yīng)的信號BUS0WN。因此，處理器核701的PMC邏輯電路723感測信號BUSOWN的狀態(tài)，以判斷處理器 核701是否擁有以通訊協(xié)定為基礎(chǔ)的總線。若處理器核701未擁有以通訊協(xié)定為基礎(chǔ)的總 線，則PMC邏輯電路723將信號ENPU去能，從而去能上拉邏輯電路705。若處理器核701擁 有以通訊協(xié)定為基礎(chǔ)的總線，則PMC邏輯電路723將信號ENPU致能，從而致能上拉邏輯電 路705。因此，對于在任何時點耦接至以通訊協(xié)定為基礎(chǔ)的總線的一處理器核701來說，上 拉邏輯電路705在所有驅(qū)動器711中都被致能，而剩余在以通訊協(xié)定為基礎(chǔ)的總線上的處 理器核701具有已被去能的上拉邏輯電路705。因此，對于一個群組信號或多個群組信號(例如，信號PAD1)來說，“總線的終端” 被動態(tài)決定與控制。由于所有其它處理器核701具有其已被去能的上拉邏輯電路705，在任 何時點的以通訊協(xié)定為基礎(chǔ)的總線的拓?fù)錇橐稽c對點拓?fù)?。也就是說，僅有一個提供主動 終端控制的處理器核701，而其它處理器核701 (盡管耦接至以通訊協(xié)定為基礎(chǔ)的總線)不 提供任何主動終端控制特性。若信號BUSOWN的狀態(tài)未被致能，PMC邏輯電路723去能上拉邏輯電路705。由于 處理器核701未擁有以通訊協(xié)定為基礎(chǔ)的總線，其將不驅(qū)動信號PADl也不直接與晶片組溝通。若信號BUSOWN的狀態(tài)被致能，則當(dāng)總線720未被驅(qū)動時(即，信號PADl的狀態(tài)在 高電壓電平VH)，PMC邏輯電路723致能上拉邏輯電路705。當(dāng)總線720被驅(qū)動至低電壓電 平VL，PMC邏輯電路723去能上拉邏輯電路705，并且利用第一下拉邏輯電路707驅(qū)動信號 PADl0在另一實施例中，當(dāng)實施以通訊協(xié)定為基礎(chǔ)的終端時，由于第二下拉邏輯電路708 從未被利用，驅(qū)動器711僅具有一第一下拉邏輯電路707。本發(fā)明實現(xiàn)許多提供系統(tǒng)配置的應(yīng)用，其必須使用由通訊協(xié)定規(guī)范的以通訊協(xié)定 為基礎(chǔ)的總線以及總線信號。為了應(yīng)付上述類型的配置，本發(fā)明實施例將詳述過程于圖8 中。圖8是顯示本發(fā)明實施例的可配置多核總線終端機(jī)制的架構(gòu)示意圖800。當(dāng)一 個或以上的多核處理器(未顯示)(如圖4的多核處理器400所示)耦接至主機(jī)板(未顯 示)的以通訊協(xié)定為基礎(chǔ)的總線信號以及以位置為基礎(chǔ)的總線信號或具有如圖2所示配置 的類似裝置上的多個以通訊協(xié)定為基礎(chǔ)的總線信號以及以位置為基礎(chǔ)的總線信號時，可使 用該裝置來執(zhí)行。為了說明本發(fā)明，“以位置為基礎(chǔ)的總線信號”用來表示一個或以上的信 號，其無法根據(jù)一個或以上的總線通訊協(xié)定來傳輸，且總線的唯一所有權(quán)可根據(jù)總線通訊 協(xié)定來決定。也就是說，以位置為基礎(chǔ)的總線信號落在上述圖4至圖6中的總線信號的范 疇中，其已詳細(xì)說明于前。舉例來說，將微處理器耦接一電壓調(diào)節(jié)模塊(Voltage Regulator Module, VRM)可為一組以位置為基礎(chǔ)的總線信號的范例。架構(gòu)示意圖800描述其中的一處理器核801，其耦接至多核處理器的基板(未顯示)。處理器核801的元件本質(zhì)上與圖7所示的元件相同，且具有相同的操作方式，其中元 件符號的差別僅在百位數(shù)的“8”。此外，處理器核801包括一位置陣列810，其產(chǎn)生位置信號 SIGLOC 1至SIGLOC N，且本質(zhì)上與圖5所示的位置陣列510相同且具有相同的功能。處理 器核801亦包括一信號MPK，其耦接至多封裝節(jié)點P 802，信號MPK與多封裝節(jié)點P 802本質(zhì) 上與圖6所示的信號MPK與節(jié)點P 602相同且具有相同的功能。此外，處理器核801包括 一通訊協(xié)定分析器830，其耦接至通訊協(xié)定控制總線831且產(chǎn)生一總線所有權(quán)信號BUS0WN， 通訊協(xié)定分析器830、通訊協(xié)定控制總線831以及總線所有權(quán)信號BUSOWN本質(zhì)上與圖7所 示的元件相同且具有相同的功能。處理器核801具有一驅(qū)動器配置陣列840，其產(chǎn)生對應(yīng)的多個位置/通訊協(xié)定信號 L/P 1至L/P N，每一信號耦接至多個驅(qū)動器811的每一個驅(qū)動器。每一驅(qū)動器811包括可 配置多核與多封裝(Configurable Multi-Core/Multi-Package，CMCMP)邏輯電路 843，其 耦接于對應(yīng)的位置信號SIGLOC 1至SIGLOC N、信號MPK以及信號BUS0WN。對應(yīng)的位置/通訊協(xié)定信號L/P 1耦接至CMCMP邏輯電路843與驅(qū)動器配置陣列 (Configuration Array) 840 在一實施例中，驅(qū)動器配置陣列840包括一可編程熔絲陣列 840，其設(shè)置于處理器核801內(nèi)且在利用已知技術(shù)制造處理器核801期間對該熔絲進(jìn)行編 程。驅(qū)動器配置陣列840包括多個熔絲，其中所述熔絲配置于該處理器核的一對應(yīng)晶方的 一或多個層上。在另一實施例中，驅(qū)動器配置陣列840包括一特定暫存器，其在重置處理器 核801期間，經(jīng)由特殊指令的執(zhí)行對該特定暫存器的內(nèi)容進(jìn)行編程。位置/通訊協(xié)定信號L/P 1指示其對應(yīng)驅(qū)動器1是否使用以位置為基礎(chǔ)的總線終 端或以通訊協(xié)定為基礎(chǔ)的總線終端，上述兩種技術(shù)已在圖5至圖7中說明。若位置/通訊協(xié) 定信號L/P 1的狀態(tài)指示使用以位置為基礎(chǔ)的總線終端，則CMCMP邏輯電路843控制上拉 邏輯電路805、第一下拉邏輯電路807以及第二下拉邏輯電路808，如圖5至圖6所示。也 就是說，總線位置(即，終端或內(nèi)部)根據(jù)信號MPK與信號SIGLOC 1的狀態(tài)來決定。若位 置/通訊協(xié)定信號L/P 1的狀態(tài)指示使用以通訊協(xié)定為基礎(chǔ)的總線終端，則CMCMP邏輯電 路843控制上拉邏輯電路805、第一下拉邏輯電路807以及第二下拉邏輯電路808，如圖7 所示。也就是說，已知信號PADl的終接基于處理器核801是否擁有總線的所有權(quán)而定，如 信號BUSOWN所示。如本文中所述，本發(fā)明的裝置與方法提供主動終接總線的有益特征，同時亦提供 環(huán)境給一封裝內(nèi)的多個核、多個多核封裝配置，以及選擇根據(jù)位置和/或通訊協(xié)定來提供 終接。雖然本發(fā)明及其特征與好處已詳述于上，其它實施例亦已包含于本發(fā)明的范圍 中。舉例來說，本發(fā)明已說明相關(guān)元件如處理器與存儲器控制器(或本質(zhì)上類似的裝置)。 然而，要注意到上述范例以許多類似的現(xiàn)有技術(shù)來教示本發(fā)明。但發(fā)明人注意到總線通訊 協(xié)定與傳輸線接口需求對于處理器技術(shù)來說并非特定或唯一的，且就其本身而言，本發(fā)明 提供其本身以應(yīng)用至任何領(lǐng)域，其中指定具有主動阻抗控制需求的總線接口。此外，本發(fā)明已說明第一下拉邏輯電路與第二下拉邏輯電路，其在內(nèi)部處理器內(nèi) 以并行方式操作來降低總線的電壓電平，其中該總線在兩個終端上時通過其它裝置來主動 終接，本發(fā)明范圍并未限制于相同配置的兩組下拉邏輯電路。另一實施例考慮使用一第二 下拉邏輯電路，其不同于第一下拉邏輯電路且可降低在總線內(nèi)部的一裝置的總線電壓電平。在一實施例中，第二下拉邏輯電路用以降低總線電壓電平至一適當(dāng)?shù)碾妷弘娖剑洳煌?于任何其它裝置的電壓電平。以上所述的接墊控制邏輯電路、下拉邏輯電路、上拉邏輯電路、位置陣列、通訊協(xié) 定分析器與驅(qū)動器配置陣列的每一元件包括邏輯、電路、裝置或微代碼(即，微指令或原生 指令(Native Instructions))或者上述邏輯、電路、裝置或微代碼的結(jié)合，或者可用來執(zhí)行 上述功能與操作的等效元件。微代碼用來參考多個微指令。一微指令(亦可參考為一原生 指令)為一單元執(zhí)行所在階層的指令。舉例來說，微指令直接被精簡指令集運(yùn)算(Reduced Instruction Set Computing, RISC)微處理器所執(zhí)行。對于復(fù)雜指令集計算(Complex Instruction SetComputing,CISC)微處理器(例如，x86相容的微處理器)來說，x86指令 被轉(zhuǎn)譯為相關(guān)微指令，且所述相關(guān)微指令直接被CISC微處理器內(nèi)的一或多個單元所執(zhí)行。以上所述僅為本發(fā)明較佳實施例，然其并非用以限定本發(fā)明的范圍，任何熟悉本 項技術(shù)的人員，在不脫離本發(fā)明的精神和范圍內(nèi)，可在此基礎(chǔ)上做進(jìn)一步的改進(jìn)和變化，因 此本發(fā)明的保護(hù)范圍當(dāng)以本申請的權(quán)利要求書所界定的范圍為準(zhǔn)。
附圖中符號的簡單說明如下101,201,301 處理器；102、112、304、504、604、804 接墊控制邏輯電路；103,113, 305、505、605、705、805 上拉邏輯電路；104、114、306、506、606、706、806 節(jié)點；105,115, 307、308、507、508、607、608、707、708、807、808 下拉邏輯電路；106,116 節(jié)點；110U1U 211 存儲器控制器；120 總線/信號線路；202,212 總線接口節(jié)點；203,204,213 節(jié)點/ 接腳；220、320、520、620、720、820 傳輸線 / 總線；302,602,802 節(jié)點 P ；303 多處理器邏 輯電路；401 多層基板；402、501、601、701、801 處理器核；403. · 406 導(dǎo)通孔；407. · 414 線路；503 以位置為基礎(chǔ)的多核邏輯電路；510,610,710,810 位置陣列；511、611、711、 811 驅(qū)動器；613 以位置為基礎(chǔ)的多封裝邏輯電路；704 接墊控制邏輯電路；723 以通 訊協(xié)定為基礎(chǔ)的多核邏輯電路；730 通訊協(xié)定分析器；731 通訊協(xié)定信號；830 通訊協(xié)定 分析器；831 通訊協(xié)定信號；840 驅(qū)動器配置陣列；843 可配置多核與多封裝邏輯電路； BUS0WN、MPK 信號;ENPD1、ENPD2、ENPU 致能信號；L/P 1. · N 位置/通訊協(xié)定信號；MP 多 處理器信號；0UT1、0UT2 接收信號；PDEm、PDEN2 下拉致能信號；PUEm、PUEN2 上拉致能 信號；PADl 信號指示器；PADM 總線接口信號；Rl、R2 電阻；SIGLOC 1. . N 位置信號；Ztl 特性阻抗。
權(quán)利要求
一種致能一總線上的一多核環(huán)境的裝置，其特征在于，該總線由主動終端阻抗控制，該裝置包括一位置陣列，其位于一處理器核內(nèi)且用以產(chǎn)生多個位置信號，所述位置信號指示該總線上與該總線耦接的多個對應(yīng)節(jié)點的位置，其中所述位置包括一內(nèi)部位置或一總線終端位置；以及多個驅(qū)動器，耦接于所述位置，每一驅(qū)動器包括所述對應(yīng)節(jié)點中的其中一節(jié)點且用以控制該其中一節(jié)點如何被驅(qū)動以響應(yīng)所述位置信號的其中一對應(yīng)位置信號的一狀態(tài)，所述驅(qū)動器的每一驅(qū)動器包括以位置為基礎(chǔ)的多核邏輯電路，其用以當(dāng)該狀態(tài)指示該總線終端位置時，致能一上拉邏輯電路與一第一下拉邏輯電路，且當(dāng)該狀態(tài)指示該內(nèi)部位置時，則去能該上拉邏輯電路與致能該第一下拉邏輯電路與一第二下拉邏輯電路。
2.根據(jù)權(quán)利要求1所述的致能一總線上的一多核環(huán)境的裝置，其特征在于，若該狀態(tài) 指示該總線終端位置，則不論該上拉邏輯電路為致能或去能，該第一下拉邏輯電路驅(qū)動所 述對應(yīng)節(jié)點的該其中一節(jié)點至一規(guī)定的低電壓電平。
3.根據(jù)權(quán)利要求1所述的致能一總線上的一多核環(huán)境的裝置，其特征在于，若該狀態(tài) 指示該內(nèi)部位置，則該第一下拉邏輯電路與該第二下拉邏輯電路驅(qū)動所述對應(yīng)節(jié)點的該其 中一節(jié)點至一規(guī)定的低電壓電平。
4.根據(jù)權(quán)利要求1所述的致能一總線上的一多核環(huán)境的裝置，其特征在于，該位置陣 列包括多個熔絲，其中所述熔絲配置于對應(yīng)該處理器核的一晶方的一或多個層上，其中，在 制造該處理器核期間對所述熔絲進(jìn)行編程。
5.根據(jù)權(quán)利要求1所述的致能一總線上的一多核環(huán)境的裝置，其特征在于，該位置陣 列包括一特定暫存器，其中在重置該處理器核期間，經(jīng)由執(zhí)行指令對該特定暫存器的內(nèi)容 進(jìn)行編程。
6.根據(jù)權(quán)利要求1所述的致能一總線上的一多核環(huán)境的裝置，其特征在于，當(dāng)該上拉 邏輯電路被致能時，該上拉邏輯電路產(chǎn)生該總線的一終端阻抗，其中該終端阻抗匹配該總 線的特性阻抗。
7.—種在一總線上提供一多核環(huán)境的裝置，其特征在于，該總線由主動終端阻抗控制， 該裝置包括以位置為基礎(chǔ)的多核邏輯電路，其設(shè)置于一驅(qū)動器內(nèi)，并且用以當(dāng)多個位置信號的其 中一位置信號的一狀態(tài)指示多個節(jié)點的其中一對應(yīng)節(jié)點在一總線終端位置時，致能一上拉 邏輯電路與一第一下拉邏輯電路，且當(dāng)該狀態(tài)指示該對應(yīng)節(jié)點在一內(nèi)部位置時，去能該上 拉邏輯電路與致能該第一下拉邏輯電路與一第二下拉邏輯電路；以及一位置陣列，其位于一處理器核內(nèi)且耦接于該以位置為基礎(chǔ)的多核邏輯電路，并且用 以產(chǎn)生所述位置信號以指示所述節(jié)點在該總線上的位置，其中所述位置包括該內(nèi)部位置或 該總線終端位置。
8.根據(jù)權(quán)利要求7所述的在一總線上提供一多核環(huán)境的裝置，其特征在于，若該狀態(tài) 指示該總線終端位置，則不論該上拉邏輯電路為致能或去能，該第一下拉邏輯電路驅(qū)動該 對應(yīng)節(jié)點至一規(guī)定的低電壓電平。
9.根據(jù)權(quán)利要求7所述的在一總線上提供一多核環(huán)境的裝置，其特征在于，若該狀態(tài)指示該內(nèi)部位置，則該第一下拉邏輯電路與該第二下拉邏輯電路驅(qū)動該對應(yīng)節(jié)點至一規(guī)定 的低電壓電平。
10.根據(jù)權(quán)利要求7所述的在一總線上提供一多核環(huán)境的裝置，其特征在于，該位置陣 列包括多個熔絲，其中所述熔絲配置于對應(yīng)該處理器核的一晶方的一或多個層上，其中，在 制造該處理器核期間對所述熔絲進(jìn)行編程。
11.根據(jù)權(quán)利要求7所述的在一總線上提供一多核環(huán)境的裝置，其特征在于，該位置陣 列包括一特定暫存器，其中在重置該處理器核期間，經(jīng)由執(zhí)行指令對該特定暫存器的內(nèi)容 進(jìn)行編程。
12.根據(jù)權(quán)利要求7所述的在一總線上提供一多核環(huán)境的裝置，其特征在于，當(dāng)該上拉 邏輯電路被致能時，該上拉邏輯電路產(chǎn)生該總線的一終端阻抗，其中該終端阻抗匹配該總 線的特性阻抗。
13.一種致能一總線上的一多核環(huán)境的方法，其特征在于，該總線由主動終端阻抗控 制，該方法包括下列步驟經(jīng)由配置在一處理器核內(nèi)的一位置陣列產(chǎn)生一指示信號，該指示信號指示多個節(jié)點的 其中一節(jié)點在該總線的內(nèi)部或終端；以及經(jīng)由配置在一驅(qū)動器內(nèi)的一以位置為基礎(chǔ)的多核邏輯電路控制該其中一節(jié)點如何被 驅(qū)動，該控制的方法包括若該指示信號將該其中一節(jié)點指定至該總線的終端，則致能一上拉邏輯電路與一第一 下拉邏輯電路；以及若該指示信號將該其中一節(jié)點指定至該總線的內(nèi)部，則去能該上拉邏輯電路與致能一 第二下拉邏輯電路。
14.根據(jù)權(quán)利要求13所述的致能一總線上的一多核環(huán)境的方法，其特征在于，該位置 陣列包括多個熔絲，其中所述熔絲配置于對應(yīng)該處理器核的一晶方的一或多個層上，其中， 在制造該處理器核期間對所述熔絲進(jìn)行編程。
15.根據(jù)權(quán)利要求13所述的致能一總線上的一多核環(huán)境的方法，其特征在于，該位置 陣列包括一特定暫存器，其中在重置該處理器核期間，經(jīng)由執(zhí)行指令對該特定暫存器的內(nèi) 容進(jìn)行編程。
16.根據(jù)權(quán)利要求13所述的致能一總線上的一多核環(huán)境的方法，其特征在于，當(dāng)該上 拉邏輯電路被致能時，該上拉邏輯電路產(chǎn)生該總線的一終端阻抗，其中該終端阻抗匹配該 總線的特性阻抗。
全文摘要
一種致能與提供一總線上的一多核環(huán)境的裝置與方法，其中該總線由主動終端阻抗控制。該方法包括經(jīng)由配置在一處理器核內(nèi)的一位置陣列產(chǎn)生一指示信號，該指示信號指示多個節(jié)點的其中一節(jié)點在該總線的內(nèi)部或終端。經(jīng)由配置在一驅(qū)動器內(nèi)的一以位置為基礎(chǔ)的多核邏輯電路控制該其中一節(jié)點如何被驅(qū)動。該控制的方法包括若該指示信號將該其中一節(jié)點指定至該總線的終端，則致能一上拉邏輯電路與致能一第一下拉邏輯電路，以及若該指示信號將該其中一節(jié)點指定至該總線的內(nèi)部，則去能該上拉邏輯電路與致能一第二下拉邏輯電路。本發(fā)明提供良好的總線主動阻抗控制給多個多核處理器使用，同時保留所需的傳輸線特性。
文檔編號G06F13/40GK101819557SQ20101014650
公開日2010年9月1日 申請日期2010年4月12日 優(yōu)先權(quán)日2009年4月14日
發(fā)明者詹姆斯·R·隆柏格, 達(dá)魯斯·D·嘉斯金斯 申請人:威盛電子股份有限公司