專利名稱：：分析集成電路效能的系統(tǒng)與方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及集成電路，特別涉及分析集成電路效能的系統(tǒng)與方法。
背景技術(shù)：
：工藝變異、電壓變異、溫度變異以及壓降(IRdrop)變異都會對集成電路產(chǎn)生影響。一般而言，這些變異會影響集成電路中的電路效能。因此，即使集成電路的功能正常并且在容差(tolerances)范圍內(nèi)制造，但所有可能產(chǎn)生的變異仍會使得集成電路無法正常運作。一般而言，芯片變異(on-chipvariation；0CV)為一種時序分析方法(timing-analysismethodology)，用以在集成電路中的電路發(fā)生工藝變異(fabricationprocessvariations)的情況下分析集成電路的時序。芯片變異可允許電路設計者能夠依照用以建立集成電路的工藝的預期工藝變異來確保其電路設計繼續(xù)符合設計準則。一般而言，工藝都會發(fā)生不同程度的工藝變異。某些工藝變異對整個工藝來說是相對一致的，而其他工藝變異會在不同的晶片批(waferlots)之間變化，但對單一晶片批來說是一致的。單一晶片批的晶片之間會發(fā)生其他工藝變異，而其他工藝變異會在單一晶片上改變。最后，某些工藝變異會發(fā)生在單一集成電路芯片中。舉例而言，單一集成電路芯片中會發(fā)生光罩(mask)變異、蝕刻(etching)變異、光學近接(opticalproximity)變異等等工藝變異。一般而言，大部分的這些變異會發(fā)生在一小區(qū)域上，并可能會影響電路的一部分但不會影響該電路的另一部分。這些變異會產(chǎn)生例如信號設置(signalsetup)、信號保持(signalhold)以及時鐘門控(clockgating)等等問題。傳統(tǒng)的統(tǒng)計靜態(tài)時序分析(statisticalstatictiminganalysis；SSTA)通過一電路模擬應用程序(例如SPICE)來執(zhí)行蒙地卡羅模擬(MonteCarlosimulation)技術(shù)，并且使用工藝模式來計算集成電路的時序效能。蒙地卡羅模擬技術(shù)可從工藝模式的工藝變異信息中計算出集成電路的一系列的效能值(performancenumbers)。然而，由于必須模擬各種可能的工藝變異，因此執(zhí)行統(tǒng)計靜態(tài)時序分析相當耗時。傳統(tǒng)的靜態(tài)時序分析+芯片變異(STA+0CV)方法使用一固定的時序降額因子(timingde-ratingfactor)來計算時序路徑的最小與最大時序，并且此時序降額因子可應用于集成電路的一時序路徑中的各個時序路徑元件(例如一緩沖器鏈(bufferchain)中的各個緩沖器)。此固定的時序降額因子可為一生產(chǎn)工藝相依值(manufacturingprocessdependentvalue)。接著，可通過分析時序路徑中的各個時序路徑元件上的時序降額因子的各種正面效益(positivecontribution)與負面效益(negativecontribution)的可能組合，用以決定出集成電路的最小與最大時序。若集成電路符合設計準則，則集成電路會被視為已經(jīng)通過靜態(tài)時序分析+芯片變異分析。當靜態(tài)時序分析+芯片變異方法指定一時序降額因子時，靜態(tài)時序分析+芯片變異方法并不會考慮時序路徑元件的數(shù)量，而這會造成時序分析結(jié)果不準確，特別是在具有少量或大量時序路徑元件的情況下。
發(fā)明內(nèi)容本發(fā)明提供一種對集成電路執(zhí)行時序分析的方法，其中此集成電路具有一時序路徑。此方法包括計算時序路徑中的非共同時序路徑元件的數(shù)量，根據(jù)非共同時序路徑元件的數(shù)量將一時序降額因子指定至時序路徑，使用所指定的時序降額因子來計算集成電路的一時序分析，以及儲存所計算的時序分析。本發(fā)明提供一種核定集成電路用以制造的方法，其中此集成電路具有至少一時序路徑。此方法包括接收一集成電路設計，通過執(zhí)行集成電路的時序路徑中的每一者的一時序分析來計算集成電路的一效能數(shù)據(jù)，并且根據(jù)時序路徑中的非共同時序路徑元件的數(shù)量對集成電路的時序路徑中的每一者進行降額(de-rate)，以及于判斷出效能數(shù)據(jù)符合多個效能需求時，接收集成電路設計。本發(fā)明提供一種執(zhí)行集成電路設計的時序分析的系統(tǒng)。此系統(tǒng)包括一時序路徑選擇單元，用以選擇集成電路設計中的多個時序路徑。此系統(tǒng)還包括一分級式降額因子選擇單元，耦接至時序路徑選擇單元，分級式降額因子選擇單元根據(jù)時序路徑中的非共同時序路徑元件的數(shù)量，將一時序降額因子指定至時序路徑選擇單元所選擇的時序路徑的每一者。此系統(tǒng)還包括一分級式芯片變異的分析引擎，耦接至分級式降額因子選擇單元，并且分級式芯片變異的分析引擎通過被指定至集成電路設計的時序路徑中的每一者的時序降額因子，計算集成電路設計的一時序信息。為讓本發(fā)明的上述和其他目的、特征、和優(yōu)點能更明顯易懂，下文特舉出較佳實施例，并配合所附附圖，作詳細說明如下。圖1為本發(fā)明實施例的數(shù)據(jù)圖，用以顯示一集成電路的一時序路徑中的非共同時鐘緩沖器級對時鐘偏移的影響；圖2為本發(fā)明實施例的具有兩個時序路徑的集成電路的方塊圖；圖3為本發(fā)明實施例的集成電路中的時鐘樹的方塊圖；圖4a為本發(fā)明實施例的分級式芯片變異的時序分析系統(tǒng)的方塊圖；圖4b為本發(fā)明實施例的另一數(shù)據(jù)圖，用以顯示在使用不同時序分析技術(shù)下，一集成電路的一時序路徑中的非共同時鐘緩沖器級對時鐘偏移的影響而造成的效能差異；圖5為本發(fā)明實施例的處理器的流程圖；圖6a為本發(fā)明實施例的分級式芯片變異的調(diào)諧表的示意圖；圖6b為本發(fā)明實施例的另一數(shù)據(jù)圖，用以顯示一集成電路設計的時鐘偏移對非共同緩沖器級的關(guān)系；圖7為本發(fā)明實施例的分級式芯片變異的查找表的示意圖；圖8為本發(fā)明實施例的流程圖。并且，上述附圖中的附圖標記說明如下100、450、650數(shù)據(jù)圖；105,455第一曲線；110,460第二曲線；205第一時序路徑；210第二時序路徑；215、216、220、221、225、226緩沖器級；300集成電路；305、310、315、320正反器；325、326、327緩沖器；328、329、330、331緩沖器序列；400分級式芯片變異的時序分析系統(tǒng)；405時序路徑選擇單元；410分級式降額因子選擇單元；415分級式芯片變異的分析引擎；465第三曲線；470,472線段；600分級式芯片變異的調(diào)諧表；605芯片變異邊限；610芯片變異百分比；615、715N*標準偏差值；620分級式芯片變異邊限；625分級式芯片變異數(shù)量；655第一軌跡；660第二軌跡；665第三軌跡；700分級式芯片變異的查找表；705平均時序值；710標準偏差值；720N*標準偏差值/平均時序值；725分級式芯片變異的時序降額因子；730使用者所指定的分級式芯片變異的時序降額因子。具體實施例方式以下將進一步描述本發(fā)明實施例的制造與使用方法。值得注意的是，本發(fā)明提供許多可應用在各種特定環(huán)境中的發(fā)明概念。本文所述的特定實施例僅以特定的方式描述如何制造與使用本發(fā)明，而非用以限定本發(fā)明的范圍。本文在一特定環(huán)境(即一集成電路設計工具)中描述本發(fā)明實施例，此集成電路設計工具使用分級式芯片變異(stagebased0CV)方法與統(tǒng)計分析來執(zhí)行時序分析，用以判斷使用一特定45納米工藝所生產(chǎn)的集成電路是否符合設計準則。本發(fā)明亦可應用在使用其他45納米工藝或其他特征尺寸所生產(chǎn)的集成電路。圖1為本發(fā)明實施例的數(shù)據(jù)圖100，用以顯示一集成電路的一時序路徑中的非共同時鐘緩沖器級(non-commonclockbufferstages)對時鐘偏移(clockskew)的影響。通過分析方法(例如統(tǒng)計靜態(tài)時序分析(SSTA)方法或靜態(tài)時序分析+芯片變異(STA+0CV)方法)可計算出數(shù)據(jù)圖100中所顯示的數(shù)據(jù)(時鐘偏移)。第一曲線105顯示在使用一特定45納米工藝的情況下，利用統(tǒng)計靜態(tài)時序分析方法所計算出的非共同時鐘緩沖器級對時鐘偏移的函數(shù)，而第二曲線110顯示在使用相同45納米工藝的情況下，利用靜態(tài)時序分析+芯片變異方法所計算出的非共同時鐘緩沖器級對時鐘偏移的函數(shù)。圖2為本發(fā)明實施例的具有兩個時序路徑的集成電路的方塊圖。第一時序路徑205與第二時序路徑210共享一些共同時鐘緩沖器級(commonclockbufferstages)，例如緩沖器級215與216。第一時序路徑205亦包括一些非共同時鐘緩沖器級，例如第一時序路徑205專用的緩沖器級220與221。同樣地，第二時序路徑210亦包括一些非共同時鐘緩沖器級，例如第二時序路徑210專用的緩沖器級225與226。請參考回圖1，由于統(tǒng)計靜態(tài)時序分析方法利用用以生產(chǎn)集成電路的工藝的模式，因此使用統(tǒng)計靜態(tài)時序分析方法(例如第一曲線105)所計算出的結(jié)果較接近集成電路的實際效能。另一方面，靜態(tài)時序分析+芯片變異方法利用靜態(tài)時序分析，并且通?？紤]到用以生產(chǎn)集成電路的工藝的標稱值(nominalvalues)以及集成電路的時序路徑中的各個時序路徑元件的一固定的時序降額因子來計算集成電路的時鐘偏移。由于靜態(tài)時序分析+芯片變異方法使用標稱值與固定的時序降額因子，因此所計算出的時鐘偏移(即第二曲線110)為一直線，并且此直線具有對應至該固定的時序降額因子的斜率。如圖1所示，對級數(shù)較小的非共同時鐘緩沖器級來說，靜態(tài)時序分析+芯片變異方法(第二曲線110)所產(chǎn)生的時鐘偏移量會低于統(tǒng)計靜態(tài)時序分析方法(第一曲線105)所產(chǎn)生的時鐘偏移量。對級數(shù)較小的非共同時鐘緩沖器級來說，由于使用靜態(tài)時序分析+芯片變異方法所產(chǎn)生的結(jié)果會導致集成電路的設計在不符合設計準則的情況下被誤判為符合設計準則，因此使用統(tǒng)計靜態(tài)時序分析方法所設計的集成電路會比使用靜態(tài)時序分析+芯片變異方法所設計的集成電路來的穩(wěn)固(robust)。此問題會使得某些制造完成的集成電路無法符合設計準則。對級數(shù)較大的非共同時鐘緩沖器級來說，靜態(tài)時序分析+芯片變異方法所產(chǎn)生的時鐘偏移量會高于統(tǒng)計靜態(tài)時序分析方法所產(chǎn)生的時鐘偏移量。由于使用靜態(tài)時序分析+芯片變異方法所產(chǎn)生的結(jié)果過糟(worsetharmecessary)，故比預期高的時鐘偏移量會使得使用靜態(tài)時序分析+芯片變異方法所設計的集成電路的悲觀值(pessimistic)高于使用統(tǒng)計靜態(tài)時序分析方法所設計的集成電路，因此集成電路需要具有比原本更佳的效能才能符合設計準則。于是，靜態(tài)時序分析+芯片變異方法所設計的集成電路中的高悲觀值將會使得集成電路被進行不需要的重新設計。然而，影響集成電路中的個別電路的工藝變異的數(shù)量是會改變的。舉例而言，在具有多個時序路徑元件的時序路徑中，某些時序路徑元件的時序會晚一個延遲量、某些時序路徑元件的時序會早一個超前量，其中該延遲量與超前量分別為工藝所預期的最大正延遲量(maximumpositivedelayamount)與最大負超前量(maximumnegativeadvanceamount)，而其他時序路徑元件的時序會介于此最大正延遲量與最大負超前量之間。由于某些時序路徑元件會比較早、某些時序路徑元件會比較晚，而其他時序路徑元件會介于這兩者之間，因此工藝變異對集成電路的時序的整體影響會部分抵銷，特別是在具有大量時序路徑元件的時序路徑的情況下。因此，可在計算集成電路的時序時修改芯片變異的時序分析方法，用以將時序路徑中的時序路徑元件的數(shù)量列入考慮因素。圖3為本發(fā)明實施例的集成電路300中的時鐘樹(clocktree)的方塊圖。時鐘樹包括多個正反器(flipflops)，這些正反器為正反器305、正反器310、正反器315以及正反器320。一時鐘信號首先輸入至緩沖器325的輸入端，接著經(jīng)由緩沖器326、327與緩沖器序列328、329、330以及331傳送至這四個正反器。時鐘信號與一正反器之間的時序路徑可包括共同緩沖器與非共同緩沖器。舉例而言，時鐘信號與正反器315之間的時序路徑可包括共同緩沖器325以及非共同緩沖器326與330，而時鐘信號與正反器320之間的時序路徑可包括共同緩沖器325以及非共同緩沖器327與331。如前文所述，芯片變異的時序分析方法只會考慮非共同時序元件(緩沖器)。舉例而言，正反器305與正反器310之間的非共同緩沖器包括緩沖器序列328與329共10個緩沖器，正反器305與正反器315之間的非共同緩沖器包括緩沖器序列328與330共7個緩沖器，而正反器305與正反器320之間的非共同緩沖器包括緩沖器326與327以及緩沖器序列328與331共12個緩沖器。圖4a為本發(fā)明實施例中分級式芯片變異的時序分析系統(tǒng)400的方塊圖。分級式芯片變異的時序分析系統(tǒng)400用以對一集成電路設計執(zhí)行時序分析，并且提供用以判斷集成電路設計是否符合設計準則的時序信息。若集成電路設計不符合設計準則，則使用該時序信息協(xié)助重新設計集成電路。分級式芯片變異的時序分析系統(tǒng)400包括一時序路徑選擇單元405。時序路徑選擇單元405的其中一個輸入數(shù)據(jù)可為集成電路設計的網(wǎng)表描述(netlistdescription)。網(wǎng)表描述可指定(specify)集成電路中的電路、指定該電路是如何連接，以及指定附加信息(plusinformation)例如所使用的工藝等等。時序路徑選擇單元405可分析集成電路設計的網(wǎng)表描述用以尋找集成電路設計中的時序路徑。時序路徑選擇單元405的另一個輸入數(shù)據(jù)可為使用者輸入數(shù)據(jù)(userinput)。舉例而言，設計者輸入型式的使用者輸入數(shù)據(jù)可協(xié)助時序路徑選擇單元405尋找時序路徑，以及判斷共同與非共同時序路徑元件等等。時序路徑選擇單元405尋找到的時序路徑接著會被提供至一分級式降額因子(stagede-ratefactor)選擇單元410。分級式降額因子選擇單元410可根據(jù)時序路徑中的時序路徑元件的總數(shù)，將一時序降額因子指定至時序路徑選擇單元405所尋找到的時序路徑。若集成電路中具有一個以上的時序路徑，則各個時序路徑會被指定一時序降額因子。若這些時序路徑分別具有不同數(shù)量的時序路徑元件，則各個時序路徑會具有各自的時序降額因子。分級式降額因子選擇單元410的輸入數(shù)據(jù)可為分級式芯片變異信息，該分級式芯片變異信息可包括一分級式芯片變異的查找表(look-uptable)。分級式芯片變異的查找表可包含具有不同時序路徑元件數(shù)量的時序路徑的時序降額因子。在用以生產(chǎn)集成電路的特定工藝的情況下，可通過使用蒙地卡羅模擬技術(shù)來執(zhí)行統(tǒng)計模擬，用以計算出分級式芯片變異的查找表中的數(shù)據(jù)。除了使用蒙地卡羅模擬技術(shù)之夕卜，亦可增設使用者(例如設計者)輸入來修改與調(diào)整分級式芯片變異的查找表中的數(shù)據(jù)。一般而言，使用蒙地卡羅模擬技術(shù)所產(chǎn)生的統(tǒng)計模擬時序結(jié)果可包括一信賴區(qū)間(confidenceinterval)0信賴區(qū)間為所有使用模擬后的集成電路設計以及工藝模式指定的工藝所生產(chǎn)的集成電路中，符合時序結(jié)果的集成電路的百分比。舉例而言，90%信賴區(qū)間代表所生產(chǎn)的集成電路中有90%的集成電路會符合或超過時序結(jié)果。一般而言，較大的信賴區(qū)間(即較高的百分比)表示具有較慢的時序結(jié)果。分級式芯片變異的查找表中的數(shù)據(jù)會考慮一預設或使用者指定的信賴區(qū)間。一旦時序降額因子被指定至集成電路設計中的時序路徑，分級式芯片變異的分析引擎415就會計算集成電路設計的時序信息。分級式芯片變異的分析引擎415可通過使用被指定至集成電路中的時序路徑的時序降額因子來計算不同的時序值，用以計算出集成電路設計的時序信息，其中時序降額因子根據(jù)時序路徑中的時序路徑元件(例如非共同緩沖器級)的數(shù)量被指定至時序路徑。圖4b為本發(fā)明實施例的數(shù)據(jù)圖450，用以顯示在使用不同時序分析技術(shù)下，集成電路的一時序路徑中的非共同時鐘緩沖器級對時鐘偏移的影響而造成的效能差異。第一曲線455代表使用靜態(tài)時序分析+芯片變異方法所計算出的數(shù)據(jù)，第二曲線460代表使用統(tǒng)計靜態(tài)時序分析方法所計算出的數(shù)據(jù)，而第三曲線465代表使用分級式芯片變異方法所計算出的數(shù)據(jù)。如圖4b所示，對級數(shù)較小的非共同時鐘緩沖器級來說，使用分級式芯片變異方法會使得集成電路設計更為穩(wěn)固(相較于使用靜態(tài)時序分析+芯片變異方法)，而對級數(shù)較大的非共同時鐘緩沖器級來說，使用靜態(tài)時序分析+芯片變異方法所生產(chǎn)的集成電路會劣于使用分級式芯片變異方法所生產(chǎn)的集成電路。由于必須配合不同數(shù)量的非共同緩沖器級使用不同的時序降額因子，因此第三曲線465會具有一分段線性特征(例如線段470與472)。圖5為本發(fā)明實施例的處理器500的流程圖，此處理器500使用分級式芯片變異方法來分析一集成電路設計。可在完成集成電路設計之后、生產(chǎn)集成電路之前執(zhí)行上述分析集成電路設計的動作。執(zhí)行上述分析集成電路設計的動作的可能候選時間(candidatetime)為當集成電路中的電路被設置在一虛擬基板(virtualsubstrate)上并進行必要的電性連接時的一設計布局與繞線(placeandroute；PAR)期間。一般而言，在布局與繞線期間已經(jīng)驗證了集成電路設計的功能正確性，而剩下的問題可包括芯片尺寸、功率消耗以及效能等等。處理器500所執(zhí)行的步驟包括提供集成電路設計(步驟505)與分級式芯片變異數(shù)據(jù)(步驟510)至一分級式芯片變異的時序引擎，并且使用該分級式芯片變異的時序引擎來執(zhí)行分級式芯片變異的時序分析(步驟515)。分級式芯片變異的時序引擎會產(chǎn)生與集成電路設計的效能有關(guān)的時序信息。可執(zhí)行檢查動作用以判斷與集成電路設計的效能有關(guān)的時序信息是否符合設計準則(步驟520)。若時序信息符合設計準則，則只要布局與繞線以及其他所需的測試完成后，集成電路設計即可被接受用以制造集成電路(步驟525)。由于與集成電路設計的效能有關(guān)的時序信息符合設計準則，因此集成電路設計可原封不動地被接受(至少因為時序信息)。若時序信息不符合設計準則，則必須將集成電路設計的時序最佳化(步驟530)?？赏ㄟ^更動(tweak)集成電路設計以及改變關(guān)鍵時序路徑等等方式來執(zhí)行上述時序最佳化動作。值得注意的是，由于改變了集成電路設計，因此需要再次將集成電路設計提供至分級式芯片變異的時序引擎(步驟505)。在集成電路的效能符合設計準則之前或判斷出集成電路設計無法符合設計準則之前，集成電路設計會繼續(xù)被調(diào)整。將集成電路設計提供至分級式芯片變異的時序引擎(步驟505)可包括將多種信息提供至分級式芯片變異的時序引擎。這些信息可包括寄生信息(parasiticinformation),寄生信息包含位于一標準寄生交換格式(standardparasiticexchangeformat；SPEF)中的位置信息(步驟550)、位于一標準延遲格式(standarddelayformat；SDF)中的延遲信息(步驟552)、位于一網(wǎng)表中的設計信息(步驟554)、時序庫(timinglibrary)(步驟556)以及設計限制信息(designconstraintsinformation；SDC)(步驟558)等等。一般而言，于步驟510中提供至分級式芯片變異的時序引擎的分級式芯片變異數(shù)據(jù)需要加以計算以便提供給一特定工藝使用，其中此特定工藝用以制造目前所設計的集成電路。然而，一旦分級式芯片變異數(shù)據(jù)被計算后，分級式芯片變異數(shù)據(jù)就會被儲存以便給后續(xù)使用相同工藝所制造的設計使用。因此，除非想要或需要對時序降額因子做調(diào)整，不然只要工藝維持不變，就能重復使用所儲存的分級式芯片變異數(shù)據(jù)。因此，可建立并儲存各種具有不同時序降額因子的工藝所需的分級式芯片變異的數(shù)據(jù)庫。因此，若分級式芯片變異數(shù)據(jù)被預先計算(precomputed)并儲存至一存儲器或一數(shù)據(jù)庫中，則將分級式芯片變異數(shù)據(jù)提供至分級式芯片變異的時序引擎的步驟(步驟510)只需要從存儲器或數(shù)據(jù)庫中取回分級式芯片變異數(shù)據(jù)，并將取回的分級式芯片變異數(shù)據(jù)提供至分級式芯片變異的時序引擎。然而，若欲使用的工藝所需的分級式芯片變異數(shù)據(jù)還不能使用，或是若分級式芯片變異數(shù)據(jù)需做調(diào)整，則必須要產(chǎn)生分級式芯片變異數(shù)據(jù)。產(chǎn)生分級式芯片變異數(shù)據(jù)的步驟首先要執(zhí)行一集成電路設計的一統(tǒng)計模擬，例如一取樣電路或是目前所分析的集成電路設計(步驟560)?？墒褂靡唤y(tǒng)計模擬套裝軟件(例如可執(zhí)行蒙地卡羅分析的SPICE程序)來執(zhí)行統(tǒng)計模擬。統(tǒng)計模擬利用欲使用的工藝的模式并且可包括與此工藝有關(guān)的統(tǒng)計信息，例如特征尺寸變異、摻雜變異以及光學近接校正變異…等等。統(tǒng)計模擬所產(chǎn)生的結(jié)果可用以建立一分級式芯片變異的調(diào)諧表(timingtable)(步驟562)。分級式芯片變異的調(diào)諧表可產(chǎn)生例如平均時序延遲(meantimingdelay)以及各個非共同緩沖器(即各級)的平均時序延遲中的標準偏差(或變異)等信息。圖6a為本發(fā)明實施例的分級式芯片變異的調(diào)諧表600的示意圖。分級式芯片變異的調(diào)諧表600包括多個項目，并且使用者(例如電路設計者)可調(diào)整這些項目用以協(xié)助符合時序效能需求。舉例而言，使用者能夠調(diào)整用以設置時序降額因子的芯片變異邊限(0CVmargin)605、芯片變異百分比(0CVpercentage)610、用以設置信賴區(qū)間的N*σ值(N*sigmavalue)615、分級式芯片變異邊限620(用以設置分級式芯片變異的時序降額因子)以及分級式芯片變異數(shù)量625(用以指定分級式芯片變異的不同時序降額因子的階層數(shù)目)等等。圖6b為本發(fā)明實施例的數(shù)據(jù)圖650，用以顯示一集成電路設計的時鐘偏移對非共同緩沖器級的關(guān)系。如圖6b所示，第一軌跡655代表使用靜態(tài)時序分析+芯片變異的時序分析方法所計算出的時序信息，第二軌跡660代表使用統(tǒng)計靜態(tài)時序分析方法所計算出的時序信息，而第三軌跡665代表使用分級式芯片變異的時序方法所計算出的時序信息，其中分級式芯片變異的時序方法包括使用分級式芯片變異的調(diào)諧表600中的數(shù)據(jù)進行計算。第三軌跡665具有一階層式(step-like)特征并顯示了在不同時序降額因子之間進行切換以及其對時鐘偏移的影響。請參考回圖5，使用者接著可提供輸入用以調(diào)諧或調(diào)整分級式芯片變異的調(diào)諧表600中的分級式芯片變異數(shù)據(jù)(步驟564)。舉例而言，分級式芯片變異的調(diào)諧表600能夠讓使用者從一時序路徑中的各個非共同緩沖器(即各級)的一平均時序延遲中選擇多個(以N表示)標準偏差用以符合一理想的信賴區(qū)間，或是讓使用者選擇分級式芯片變異的不同時序降額因子的階層數(shù)目以及分級式芯片變異邊限…等等。在接收使用者輸入數(shù)據(jù)后(步驟564)可建立一分級式芯片變異的查找表(步驟566)?？赏ㄟ^統(tǒng)計模擬產(chǎn)生的信息(步驟560)以及來自分級式芯片變異的調(diào)諧表600中的使用者輸入信息(步驟564)來建立分級式芯片變異的查找表。圖7為本發(fā)明實施例的分級式芯片變異的查找表700的示意圖。分級式芯片變異的查找表700為一表格格式(tabularformat)并且包括與集成電路的時序路徑中的非共同緩沖器數(shù)量有關(guān)的多個項目，這些項目包括以微微秒(picoseconds)為單位的平均時序值(行705)、以微微秒為單位的標準偏差值(σ)(行710)、顯示出用以符合所指定的信賴區(qū)間所需的時間的N*標準偏差值(行715)、表示N*標準偏差值與平均時序值的比例的百分比(N*標準偏差值/平均時序值)(行720)、分級式芯片變異的時序降額因子(行725)以及使用者所指定的分級式芯片變異的時序降額因子(行730)。較佳而言，使用者所指定的分級式芯片變異的時序降額因子(行730)大于或等于分級式芯片變異的時序降額因子(行725)以便確保能夠符合效能準則。舉例而言，若一時序路徑中具有9個非共同緩沖器(即9級)，則分級式芯片變異的時序降額因子為8.64%。請參考回圖5，在建立分級式芯片變異的查找表之后(步驟566)，分級式芯片變異的查找表接著會被儲存至存儲器或數(shù)據(jù)庫中，及/或提供至分級式芯片變異的時序引擎。圖8為本發(fā)明實施例的流程圖800，此流程圖800使用分級式芯片變異的時序分析方法來計算一集成電路設計的時序數(shù)據(jù)。上述使用分級式芯片變異的時序分析方法來計算集成電路設計的時序數(shù)據(jù)的步驟首先要接收集成電路設計(步驟805)。所接收的集成電路設計可包含實際設計、寄生信息、延遲信息、時序信息以及設計限制…等等。舉例而言，除了接收集成電路設計外，還可接收分級式芯片變異數(shù)據(jù)(型式為分級式芯片變異的查找表)(步驟810)。分級式芯片變異的查找表可包含具有不同數(shù)量的非共同時序路徑元件(例如非共同緩沖器)的時序路徑的時序降額因子等信息。集成電路設計可被分析用以尋找時序路徑并計算各個時序路徑中的非共同時序路徑元件的數(shù)量(步驟815)。接著使用所計算的各個時序路徑中的非共同時序路徑元件的數(shù)量，用以將分級式芯片變異的時序降額因子指定至各個時序路徑(步驟820)。根據(jù)時序路徑中的非共同時序路徑元件的數(shù)量，集成電路設計中的各個時序路徑會被指定不同的分級式芯片變異的時序降額因子。舉例而言，若一時序路徑具有02個非共同時序路徑元件，則所指定的分級式芯片變異的時序降額因子為15%，若一時序路徑具有25個非共同時序路徑元件，則所指定的分級式芯片變異的時序降額因子為10%，若一時序路徑具有510個非共同時序路徑元件，則所指定的分級式芯片變異的時序降額因子為5%，并且若一時序路徑具有超過10個非共同時序路徑元件，則所指定的分級式芯片變異的時序降額因子為2%。請參考回圖3，由于正反器305與正反器310之間的時序路徑具有10個非共同時序路徑元件，因此正反器305與正反器310之間的時序路徑會被降額為(緩沖器序列328的時序值)*1.10以及(緩沖器序列329的時序值)*0.90。其中一個時序值降額一個最大值(1.10)而另一個時序值降額一個最小值(0.90)使得時序的影響擴至最大。同樣地，由于正反器305與正反器320之間的時序路徑具有12個非共同時序路徑元件，因此正反器305與正反器320之間的時序路徑會被降額為(緩沖器序列328的時序值)*1.05、(緩沖器326的時序值)*1.05、(緩沖器序列331的時序值)*0.95以及(緩沖器327的時序值)*0.95。在將分級式芯片變異的時序降額因子指定至各個時序路徑之后(步驟820)，可使用分級式芯片變異的時序分析方法來計算集成電路的時序數(shù)據(jù)(步驟825)。可使用分級式芯片變異的時序引擎來執(zhí)行分級式芯片變異的時序分析方法。一旦分級式芯片變異的時序分析方法執(zhí)行完畢，使用分級式芯片變異的時序分析方法來計算一集成電路設計的時序數(shù)據(jù)的步驟即宣告結(jié)束。本發(fā)明的實施例描述關(guān)于分析集成電路效能的系統(tǒng)與方法，并且會在指定一時序降額因子至時序路徑時考慮各個時序路徑中的非共同時序路徑元件的數(shù)量。當時序路徑具有大量非共同時序路徑元件時，上述考慮非共同時序路徑元件的數(shù)量的動作能夠改善集成電路設計，而當時序路徑具有少量非共同時序路徑元件時，上述考慮非共同時序路徑元件的數(shù)量的動作能夠使得集成電路設計更為穩(wěn)固。雖然本發(fā)明已以較佳實施例公開如上，然而其并非用以限定本發(fā)明，任何本領(lǐng)域普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作些許更動與潤飾，因此本發(fā)明的保護范圍當視隨附的權(quán)利要求所界定的范圍為準。權(quán)利要求一種對集成電路執(zhí)行時序分析的方法，上述集成電路具有一時序路徑，上述方法包括計算上述時序路徑中的非共同時序路徑元件的數(shù)量；根據(jù)上述非共同時序路徑元件的數(shù)量，將一時序降額因子指定至上述時序路徑；使用上述所指定的時序降額因子來計算上述集成電路的一時序分析；以及儲存上述所計算的時序分析。2.如權(quán)利要求1所述的對集成電路執(zhí)行時序分析的方法，還包括在計算上述非共同時序路徑元件的數(shù)量之前執(zhí)行接收一集成電路設計；以及接收一組時序降額因子。3.如權(quán)利要求1所述的對集成電路執(zhí)行時序分析的方法，其中上述集成電路具有多個時序路徑，并且上述計算上述非共同時序路徑元件的數(shù)量的步驟還包括計算上述時序路徑中的每一者的非共同時序路徑元件的數(shù)量。4.如權(quán)利要求3所述的對集成電路執(zhí)行時序分析的方法，其中上述將上述時序降額因子指定至上述時序路徑的步驟還包括根據(jù)上述時序路徑中的每一者的上述非共同時序路徑元件的數(shù)量，將一時序降額因子指定至上述時序路徑中的每一者。5.如權(quán)利要求1所述的對集成電路執(zhí)行時序分析的方法，其中上述計算上述集成電路的上述時序分析的步驟還包括執(zhí)行一分級式芯片變異的時序分析。6.一種核定集成電路用以制造的方法，上述集成電路具有至少一時序路徑，上述方法包括接收一集成電路設計；通過執(zhí)行上述集成電路的上述時序路徑中的每一者的一時序分析來計算上述集成電路的一效能數(shù)據(jù)，并且根據(jù)上述時序路徑中的非共同時序路徑元件的數(shù)量對上述集成電路的上述時序路徑中的每一者進行降額；以及于判斷出上述效能數(shù)據(jù)符合多個效能需求時，接收上述集成電路設計。7.如權(quán)利要求6所述的核定集成電路用以制造的方法，還包括于判斷出上述效能數(shù)據(jù)不符合上述效能需求時，調(diào)整上述集成電路設計，其中上述接收上述集成電路設計的步驟包括接收上述集成電路的一寄生信息、一延遲信息、一網(wǎng)表、一時序信息以及一限制信息。8.如權(quán)利要求6所述的核定集成電路用以制造的方法，其中上述計算上述集成電路的上述效能數(shù)據(jù)的步驟還包括計算上述時序路徑中的每一者的上述非共同時序路徑元件的數(shù)量；根據(jù)所計算出的上述非共同時序路徑元件的數(shù)量，將一時序降額因子指定至上述時序路徑中的每一者；以及使用上述所指定的時序降額因子來計算上述集成電路設計的時序分析。9.如權(quán)利要求8所述的核定集成電路用以制造的方法，還包括在計算上述非共同時序路徑元件的數(shù)量之前，接收一組時序降額因子。10.如權(quán)利要求9所述的核定集成電路用以制造的方法，其中上述接收上述組時序降額因子的步驟包括從一儲存裝置取回上述組時序降額因子。11.如權(quán)利要求9所述的核定集成電路用以制造的方法，其中上述接收上述組時序降額因子的步驟包括執(zhí)行一電路設計的一統(tǒng)計模擬，用以產(chǎn)生一模擬結(jié)果；以及根據(jù)上述模擬結(jié)果，建立上述組時序降額因子，其中上述統(tǒng)計模擬使用蒙地卡羅模擬技術(shù)。12.如權(quán)利要求11所述的核定集成電路用以制造的方法，還包括在建立上述組時序降額因子之前，調(diào)諧上述模擬結(jié)果。13.如權(quán)利要求12所述的核定集成電路用以制造的方法，其中上述調(diào)諧上述模擬結(jié)果的步驟包括指定所計算的一平均值的多個標準偏差，用以產(chǎn)生一信賴區(qū)間。14.如權(quán)利要求12所述的核定集成電路用以制造的方法，其中上述調(diào)諧上述模擬結(jié)果的步驟包括指定一邊限，其中上述邊限的悲觀值高于用以建立上述組時序降額因子的一預設邊限的悲觀值。15.一種執(zhí)行集成電路設計的時序分析的系統(tǒng)，上述系統(tǒng)包括一時序路徑選擇單元，用以選擇上述集成電路設計中的多個時序路徑；一分級式降額因子選擇單元，耦接至上述時序路徑選擇單元，上述分級式降額因子選擇單元根據(jù)上述時序路徑中的非共同時序路徑元件的數(shù)量，將一時序降額因子指定至上述時序路徑選擇單元所選擇的上述時序路徑的每一者；以及一分級式芯片變異的分析引擎，耦接至上述分級式降額因子選擇單元，上述分級式芯片變異的分析引擎通過被指定至上述集成電路設計的上述時序路徑中的每一者的上述時序降額因子，計算上述集成電路設計的一時序信息。全文摘要本發(fā)明提供一種分析集成電路效能的系統(tǒng)與方法。對集成電路執(zhí)行時序分析的方法，其中此集成電路具有一時序路徑。此方法包括計算時序路徑中的非共同時序路徑元件的數(shù)量，根據(jù)非共同時序路徑元件的數(shù)量將一時序降額因子指定至時序路徑，使用所指定的時序降額因子來計算集成電路的一時序分析，以及儲存所計算的時序分析。文檔編號G06F17/50GK101826124SQ20101013027公開日2010年9月8日申請日期2010年3月5日優(yōu)先權(quán)日2009年3月6日發(fā)明者劉德培,劉潮權(quán),謝弘盛申請人:臺灣積體電路制造股份有限公司