專利名稱：高速I²C總線的制作方法
技術領域：
本發(fā)明涉及IC間(I2C)總線兼容裝置，且更明確地來說涉及改進I2C總線協(xié)議速 度及I2C總線兼容裝置的平均功率消耗。
背景技術：
由于曾需要將集成電路(IC)裝置與簡單低成本總線布置互連在一起，因此荷蘭 皇家飛利浦電子研發(fā)了一種簡單的雙向雙導線總線以用于有效的IC間控制。此總線被稱 為IC間或I2C總線。所有I2C總線兼容裝置均并入有芯片上接口，所述芯片上接口允許I2C 總線兼容裝置經(jīng)由所述I2C總線彼此直接通信。所述I2C總線使用取決于無源上拉電阻器 的開路集電器(漏極)布置以克服所連接的總線電容。因此，對總線電容進行充電到邏輯 高具有時間常數(shù)，例如RC時間常數(shù)，所述時間常數(shù)由所連接的上拉電阻與總線電容的組合 確定。較快的總線速度需要具有用于給定總線電容的較低電阻的上拉電阻器，但較低電阻 增加所述I2C總線兼容裝置的平均功率需求。出于所有目的，將荷蘭皇家飛利浦電子的I2C 總線規(guī)范1. 0-1992版本、2. 0-1998版本及2. 1-2000版本以引用方式并入本文中。

發(fā)明內容
需要一種在利用所述I2C總線時增加I2C總線速度同時減少I2C總線兼容裝置的 平均功率消耗的方式。根據(jù)本發(fā)明的教示，一種I2C總線兼容裝置在用作時鐘主控器時可包 括瞬時有源上拉i2c(“tap-i2c”)模塊，所述模塊具有耦合于正電源電壓(例如，Vdd)與所 述I2C總線上的相應串行數(shù)據(jù)(“SDA”)及串行時鐘(“SCL”)線路之間的高側驅動器晶體 管(例如，P溝道場效晶體管(FET))。用于所述SDA及SCL線路的高側輸出驅動器晶體管 由所述TAP I2C模塊依序啟動達短暫周期以在低到高邏輯電平轉變期間首先對所述SDA線 路的電容進行預充電且接著對所述SCL線路的電容進行預充電。對所述I2C總線線路的所 述電容進行預充電將使在常開漏極(電阻上拉)I2C總線上連接到其的所有I2C兼容裝置的 總線傳送操作加速，這是因為當使用TAP-I2C脈沖時在低到高邏輯電平轉變期間的電壓電 平上升時間比僅取決于所述I2C總線的RC時間常數(shù)短如此多。假設其它裝置未由于其它原因(例如，內部邏輯速度約束)而被限制速度，則I2C 裝置，甚至未裝備有TAP-I2C模塊增強的那些I2C裝置也將借此加速，甚至加速到5到IOMHz 的速度。在預充電脈沖周期之后，輸出I2C總線驅動器再繼續(xù)其常開漏極布置，此允許上拉 電阻器僅維持所述I2C總線的SCL及SDA線路上的電壓(電荷)。除了對所述總線進行預充電之外，TAP-I2C模塊還可減少對所述I2C總線的SCL及 SDA線路上的額外外部上拉電阻器的需要。由于此原因，所述I2C總線的SDA及SCL線路上 的上拉電阻器的電阻值可在電阻值上增加，因此減少所有所連接的I2C總線兼容裝置的功 率消耗。在現(xiàn)有技術I2C系統(tǒng)中，較快的數(shù)據(jù)傳送應用需要較強(較低電阻值)上拉電阻 器來更快地對I2C總線線路(SDA及SCL)進行充電(RC時間常數(shù))，此形成I2C總線兼容裝 置操作期間的較高功率需求。然而，根據(jù)本發(fā)明的教示，上拉電阻器現(xiàn)在僅用于維持邏輯電平狀態(tài)，而不用于在轉變到邏輯高期間大致對總線電容進行充電。根據(jù)本發(fā)明的具體實例性實施例，一種用于快速地對I2C總線線路進行充電的設 備包括第一延時電路；第二延時電路；SDA線路驅動器，其耦合到I2C總線的SDA線路；SCL 線路驅動器，其耦合到所述I2C總線的SCL線路；其中所述第一延時電路在檢測到處于第一 邏輯電平的內部SDA信號之后即刻產生第一脈沖，所述第一脈沖具有第一脈沖持續(xù)時間， 所述第二延時電路在檢測到所述第一脈沖的完成且檢測到處于所述第一邏輯電平的內部 SCL信號之后即刻產生第二脈沖，所述第二脈沖具有第二脈沖持續(xù)時間，所述第一脈沖持續(xù) 時間短于所述內部SDA信號的持續(xù)時間；所述第二脈沖持續(xù)時間短于所述內部SCL信號的 持續(xù)時間；且借此所述SDA線路驅動器在所述第一脈沖持續(xù)時間期間通過低阻抗電路對 SDA線路電容進行充電，且所述SCL線路驅動器在所述第二脈沖持續(xù)時間期間通過低阻抗 電路對SCL線路電容進行充電。根據(jù)本發(fā)明的另一具體實例性實施例，一種用于快速地對I2C總線線路進行充電 的方法包括以下步驟在檢測到處于第一邏輯電平的內部SDA信號之后即刻產生第一脈 沖，所述第一脈沖具有第一脈沖持續(xù)時間；在檢測到所述第一脈沖的完成且檢測到處于所 述第一邏輯電平的內部SCL信號之后即刻產生第二脈沖，所述第二脈沖具有第二脈沖持續(xù) 時間；在所述第一脈沖持續(xù)時間期間對I2C總線的SDA線路電容進行充電；及在所述第二脈 沖持續(xù)時間期間對所述I2C總線的SCL線路電容進行充電。


通過結合附圖參照下文描述可獲得對本發(fā)明揭示內容的更全面理解，其中圖1是典型I2C數(shù)據(jù)傳送的示意性時序圖；圖2是未使用瞬時有源脈沖(TAP)的輸出驅動器及所得輸出邏輯電平轉變上升時 間波形的示意圖；圖3是根據(jù)本發(fā)明教示的使用瞬時有源脈沖(TAP)的輸出驅動器及所得輸出邏輯 電平轉變上升時間波形的示意圖；圖4A及4B分別是根據(jù)本發(fā)明教示的用于運算估值的試驗測試TAP-I2C邏輯電路 的示意性邏輯圖及時序圖；圖5是在停用TAP特征的情形下圖4A中所示的電路的輸出邏輯電平轉變的電壓 對時間波形；圖6是在啟用TAP特征的情形下圖4A中所示的電路的輸出邏輯電平轉變的電壓 對時間波形；圖7是在啟用TAP特征的情形下以約5MHz運行的圖4A中所示的電路的輸出邏輯 電平轉變的電壓對時間波形；圖8是根據(jù)本發(fā)明的具體實例性實施例的TAP-I2C邏輯模塊的管線式SCL實施方 案的示意性邏輯圖；圖9是圖8中所示的TAP-I2C邏輯模塊的操作的示意性時序圖；圖10是根據(jù)本發(fā)明教示的使用TAP-I2C邏輯時I2C總線的信號線路上的信號上升 時間對電容負載的曲線圖；及圖11是根據(jù)本發(fā)明教示的并入有圖8中所示的TAP-I2C邏輯模塊的TAP-I2C系統(tǒng)的示意性框圖。盡管本發(fā)明易于作出各種修改及替代形式，但已在圖式中顯示且在本文中詳細描 述其具體實例性實施例。然而，應理解，本文中對具體實例性實施例的描述并非打算將本發(fā) 明限制于本文所揭示的特定形式，而是相反，本發(fā)明打算涵蓋如所附權利要求書所界定的 所有修改及等效形式。
具體實施例方式現(xiàn)在參照所述圖式，其示意性地圖解說明實例性實施例的細節(jié)。圖式中的相同元 件將由相同編號來表示，且類似元件將由帶有不同小寫字母后綴的相同編號來表示。參照圖1，其描繪典型I2C數(shù)據(jù)傳送的示意性時序圖。在SCL線路的上升邏輯電平 邊緣上對SDA線路的邏輯電平進行抽樣。由于I2C總線規(guī)范指定具有上拉電阻器的開路集 電器(漏極)驅動器，因此邏輯電平改變的上升邊緣取決于所述上拉電阻器的電阻及SDA 與SCL總線線路的電容。參照圖2，其描繪未使用瞬時有源脈沖(TAP)的輸出驅動器及所得輸出邏輯電平 轉變上升時間波形的示意圖。圖2中圖解說明此RC時間常數(shù)(例如，上拉電阻器206及線 路電容208)控制上升時間210，其中P溝道FET 202始終保持在關斷狀態(tài)中。參照圖3，其描繪根據(jù)本發(fā)明教示的使用瞬時有源脈沖(TAP)的輸出驅動器及所 得輸出邏輯電平轉變上升時間波形的示意圖。當引入瞬時有源脈沖(TAP)204以控制P溝 道FET 202的導通時間時，P溝道FET 202將使上拉電阻器206大致短路且以快得多的方 式有效地對電容208進行充電，這是因為P溝道FET 202的導通電阻(例如，較短RC時間 常數(shù))大大低于上拉電阻器206。取決于I2C總線的所需數(shù)據(jù)速率，TAP 204僅需要是極短 持續(xù)時間脈沖(例如，24到42納秒)。通過控制具有TAP 204的P溝道FET 202以便快速 地對電容208進行充電可大大增加I2C總線操作速度，且通過增加上拉電阻器206的電阻 可減少I2C總線功率使用(一個針對SDA線路且一個針對SCL線路)。舉例來說，較高電阻 上拉電阻器206將有效地減少I2C兼容裝置將數(shù)據(jù)發(fā)送到I2C總線上的平均操作功率。參照圖4A及4B，其分別描繪根據(jù)本發(fā)明教示的用于運算估值的試驗測試TAP-I2C 電路的示意性邏輯圖及時序圖。短延遲電路302 (例如，40納秒)可用于依序在SDA及SCL 總線線路上產生TAP信號。圖4B顯示針對所顯示的圖4A的示意性邏輯圖的相應信號的典 型時序波形。參照圖5，其描繪在停用TAP特征的情形下圖4A中所示的電路的輸出邏輯電平轉 變的電壓對時間波形。邏輯低到高轉變的上升時間顯示針對具有約100皮可法拉的電容及 約2，000歐姆的上拉電阻器的開路漏極控制總線線路上的400kHz波形的典型RC時間常數(shù) 逐漸上升。參照圖6，其描繪在啟用TAP特征的情形下圖4中所示的電路的輸出邏輯電平轉變 的電壓對時間波形。圖6中所示的邏輯低到高轉變的上升時間是針對具有約100皮可法拉 的電容及約10，000歐姆的上拉電阻器的“偽開路”漏極控制總線線路上的400kHz波形，其 中在邏輯低到高轉變開始時啟用TAP電路達短時間周期。如可容易地觀察到，圖6中所示 的波形具有比圖5中所示的波形的上升時間快得多的上升時間。這是因為上拉電阻器206 被有效地短路達極短暫時間周期(例如，50納秒)，因此電容208的充電比可僅通過上拉電阻器充電快得多。在總線線路電容408已充電之后，所述10，000歐姆上拉電阻器僅維持所 述總線線路上的電壓電平。因此，根據(jù)本發(fā)明的教示，減少平均功率同時可實現(xiàn)較快上升時 間。參照圖7，其描繪在啟用TAP特征的情形下以約5MHz運行的圖4中所示的電路的 輸出邏輯電平轉變的電壓對時間波形。約50納秒持續(xù)時間的TAP用于產生圖7中所示的 邏輯信號波形，其中總線線路電容408為約100皮可法拉且上拉電阻器206為約10，000歐姆?，F(xiàn)在參照圖8，其描繪根據(jù)本發(fā)明的具體實例性實施例的TAP-I2C邏輯模塊的管線 式SCL實施方案的示意性邏輯圖。還參照圖9，其描繪圖8中所示的TAP-I2C邏輯模塊的操 作的示意性時序圖。I2C總線上用于驅動并接收SDA信號的I2C輸入-輸出(I/O)邏輯大 致由數(shù)字850表示。I2C總線上用于驅動并接收SCL信號的I2C輸入-輸出(I/O)邏輯塊 大致由數(shù)字852表示。I2C總線上的SDA及SCL信號分別由數(shù)字812及818表示。內部SDA信號802從I2C邏輯(未顯示)產生，接著內部SCL信號804隨后從所 述I2C邏輯(未顯示)產生。SDA信號802的邏輯電平(狀態(tài))在SCL信號804改變邏輯 電平(轉變狀態(tài))時確定。圖8及圖9中顯示倒置的內部SCL信號804。SCL轉變檢測器 854檢測SCL信號804何時從一個邏輯電平轉變到另一邏輯電平(二進制邏輯具有兩個邏 輯電平狀態(tài))且將產生第一脈沖806，所述第一脈沖具有比SDA信號802的持續(xù)時間短的持 續(xù)時間。此第一脈沖806致使SDA TAP-I2C驅動器晶體管202 (圖3)在SDA信號812處于 高邏輯電平時通過驅動器晶體管202的低導通阻抗對SDA線路的電容進行預充電。當SDA 信號812處于低邏輯電平時，不必對所述SDA線路的電容進行預充電，這是因為驅動器晶體 管208 (圖3)是導通的且具有低導通阻抗。在SDA信號812 I2C總線線路已大致預充電到高邏輯電平之后，在適當時，通過使 用由SCL I/O驅動器邏輯852控制的低導通阻抗驅動器晶體管202來將SCL信號SlSI2C 總線線路預充電到高邏輯電平。轉變檢測器856檢測第一脈沖806何時從邏輯高去往邏輯 低，接著由轉變檢測器856產生第二脈沖816。第二脈沖816在SCL信號SlSI2C總線線路 的充電期間控制脈沖時序發(fā)生及持續(xù)時間。由于在用于低到高邏輯電平的SCL信號818轉變時讀取SDA信號812數(shù)據(jù)，因此 SDA信號812邏輯電平在相關聯(lián)SCL信號818從一個邏輯電平改變(轉變)到另一邏輯電 平之前已固定到穩(wěn)定的邏輯電平是重要的。根據(jù)本發(fā)明的教示，這是通過“管線輸送”內部 SCL信號804以使得SCL TAP-I2C驅動器晶體管202b在與SDA信號802相關聯(lián)的TAP-I2C 驅動器晶體管202a已接通之后的所需時間處接通來實現(xiàn)的。TAP-I2C驅動器晶體管202可對I2C總線電容進行預充電的時間的長度取決于 I2C數(shù)據(jù)速率，且可以是(例如，但不限于)約24納秒(ns)或42ns。在圖8中所示的實 例性實施例中，通過針對對24ns或42ns延遲的相應選擇及針對TAP-I2C脈沖寬度而使用 I2CC0N<XHS>及I2CC0N<HS>控制線路可實現(xiàn)低速、高速及超高速數(shù)據(jù)速率。根據(jù)本發(fā)明的 教示，一旦TAP-I2C脈沖已對I2C總線線路進行充電，正常上拉電阻器便將維持所述邏輯電 平直到下一邏輯電平轉變。TAP-I2C邏輯模塊可在操作上與現(xiàn)有技術I2C裝置兼容且將增 強所有I2C裝置在具有連接到其的至少一個TAP-I2C裝置的I2C總線上操作的操作速度。參照圖10，其描繪根據(jù)本發(fā)明教示的使用TAP-I2C邏輯模塊時I2C總線的信號線路上的信號上升時間對電容負載的曲線圖。參照圖11，其描繪根據(jù)本發(fā)明教示的并入有TAP-I2C邏輯模塊的TAP-I2C系統(tǒng)的 示意性框圖。如圖8中所示，TAP-I2C邏輯模塊由數(shù)字1100表示且根據(jù)本發(fā)明的教示集成 到TAP-I2C系統(tǒng)中。盡管已參照本發(fā)明的實例性實施例來描繪、描述并界定本發(fā)明的實施例，但此類 參照并不意味著限制本發(fā)明，且不應推斷出存在此限制。所揭示的標的物能夠在形式及功 能上具有大量修改、更改及等效形式，如所屬領域的技術人員將會聯(lián)想到此等修改、更改及 等效形式并受益于本發(fā)明。所描繪及所描述的本發(fā)明的實施例僅作為實例，且并非是對本 發(fā)明范圍的窮盡性說明。
權利要求
1.一種用于快速地對I2C總線線路進行充電的設備，其包括 第一延時電路；第二延時電路；SDA線路驅動器，其耦合到I2C總線的SDA線路； SCL線路驅動器，其耦合到所述I2C總線的SCL線路； 其中所述第一延時電路在檢測到處于第一邏輯電平的內部SDA信號之后即刻產生第一脈 沖，所述第一脈沖具有第一脈沖持續(xù)時間，所述第二延時電路在檢測到所述第一脈沖的完成且檢測到處于所述第一邏輯電平的 內部SCL信號之后即刻產生第二脈沖，所述第二脈沖具有第二脈沖持續(xù)時間， 所述第一脈沖持續(xù)時間短于所述內部SDA信號的持續(xù)時間； 所述第二脈沖持續(xù)時間短于所述內部SCL信號的持續(xù)時間；且借此 所述SDA線路驅動器在所述第一脈沖持續(xù)時間期間通過低阻抗電路對SDA線路電容進 行充電，且所述SCL線路驅動器在所述第二脈沖持續(xù)時間期間通過低阻抗電路對SCL線路電容進 行充電。
2.根據(jù)權利要求1所述的設備，其中所述第一脈沖持續(xù)時間為從約24納秒到約42納秒。
3.根據(jù)權利要求1所述的設備，其中所述第二脈沖持續(xù)時間為從約24納秒到約42納秒。
4.根據(jù)權利要求1所述的設備，其中所述SDA及SCL線路驅動器包括耦合于電壓源與 所述I2C總線的相應SDA及SCL線路之間的P溝道場效晶體管。
5.根據(jù)權利要求1所述的設備，其中所述內部SDA及SCL信號具有從約400kHz到約 5MHz的數(shù)據(jù)速率。
6.根據(jù)權利要求1所述的設備，其中所述內部SDA及SCL信號具有5MHz以上的數(shù)據(jù)速率。
7.一種用于快速地對I2C總線線路進行充電的方法，所述方法包括以下步驟 在檢測到處于第一邏輯電平的內部SDA信號之后即刻產生第一脈沖，所述第一脈沖具有第一脈沖持續(xù)時間；在檢測到所述第一脈沖的完成且檢測到處于所述第一邏輯電平的內部SCL信號之后 即刻產生第二脈沖，所述第二脈沖具有第二脈沖持續(xù)時間；在所述第一脈沖持續(xù)時間期間對I2C總線的SDA線路電容進行充電；及 在所述第二脈沖持續(xù)時間期間對所述I2C總線的SCL線路電容進行充電。
8.根據(jù)權利要求7所述的方法，其中借助耦合到所述I2C總線的所述SDA線路的SDA 線路驅動器來完成所述對所述SDA線路電容進行充電的步驟。
9.根據(jù)權利要求8所述的方法，其中在所述第一脈沖持續(xù)時間期間，所述SDA線路驅動 器為電壓源與所述SDA線路之間的低阻抗電路。
10.根據(jù)權利要求7所述的方法，其中借助耦合到所述I2C總線的所述SCL線路的SCL 線路驅動器來完成所述對所述SCL線路電容進行充電的步驟。
11.根據(jù)權利要求10所述的方法，其中在所述第二脈沖持續(xù)時間期間，所述SCL線路驅 動器為電壓源與所述SCL線路之間的低阻抗電路。
12.根據(jù)權利要求7所述的方法，其中所述第一脈沖持續(xù)時間短于所述內部SDA信號的 持續(xù)時間。
13.根據(jù)權利要求7所述的方法，其中所述第二脈沖持續(xù)時間短于所述內部SCL信號的 持續(xù)時間。
14.根據(jù)權利要求7所述的方法，其中所述第一脈沖持續(xù)時間為從約24納秒到約42納秒。
15.根據(jù)權利要求7所述的方法，其中所述第二脈沖持續(xù)時間為從約24納秒到約42納秒。
16.根據(jù)權利要求7所述的方法，其中所述內部SDA及SCL信號具有從約400kHz到約 5MHz的數(shù)據(jù)速率。
17.根據(jù)權利要求7所述的方法，其中所述內部SDA及SCL信號具有5MHz以上的數(shù)據(jù)速率。
全文摘要
本發(fā)明揭示一種I2C總線兼容裝置，其在用作時鐘主控器時包括瞬時有源上拉I2C(“TAP-I2C”)邏輯模塊，所述邏輯模塊具有耦合于正電源電壓與所述I2C總線上的相應串行數(shù)據(jù)(“SDA”)及串行時鐘(“SCL”)線路之間的高側驅動器晶體管，例如，P溝道場效晶體管(FET)。用于所述SDA及SCL線路的高側輸出驅動器晶體管由所述TAP I2C邏輯模塊依序啟動達短暫周期以在其低到高邏輯電平轉變期間首先對所述SDA線路的電容進行預充電且接著對所述SCL線路的電容進行預充電。對I2C總線線路的電容進行預充電還將使所有I2C兼容裝置的總線傳送操作加速，這是因為通過低阻抗有源上拉驅動器晶體管對所述I2C總線線路的所述電容進行充電將比通過無源上拉電阻器快得多。
文檔編號G06F13/42GK102007480SQ200980113016
公開日2011年4月6日 申請日期2009年9月2日 優(yōu)先權日2008年9月8日
發(fā)明者布雷特·沃爾特斯, 維恩·斯蒂芬斯 申請人:密克羅奇普技術公司