專利名稱：多核處理系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本公開總的來說涉及處理系統(tǒng)，并且更具體地，涉及具有多個核(core)的處理系 統(tǒng)。
背景技術(shù)：
已經(jīng)發(fā)現(xiàn)，如果采用多個核的話，數(shù)據(jù)的處理更加有效率。多核系統(tǒng)允許不同任務(wù) 的同時處理。復(fù)雜的操作趨于能夠被劃分成多個任務(wù)，因此，多核系統(tǒng)趨于對于復(fù)雜的操作 工作良好。非常復(fù)雜的操作可以具有多個任務(wù)，從而具有許多個核可以是有利的。必須協(xié) 調(diào)這些操作，以使得不同核的結(jié)果也必須協(xié)調(diào)。這包括正在被使用的存儲器必須能夠保持 一致(coherent)。也就是說，核必須能夠使用來自主存儲器的信息，這是因為高速緩存(其 可能與每一個核一起)不是足夠的。在任何使用高速緩沖的系統(tǒng)中，可能難以維持存儲器 一致性，并且隨著核的數(shù)目的增加這變得愈加復(fù)雜。因此，存在對如下的系統(tǒng)的需求，所述系統(tǒng)是多核的，同時解決或改善了多核系統(tǒng) 的現(xiàn)有問題。


通過附圖以示例的方式示出了本發(fā)明，并且本發(fā)明并不受附圖的限制，在附圖中 相同的附圖標(biāo)記表示相似的要素。附圖中的要素是出于簡單和清楚的目的而示出的，并且 不必按比例繪制。圖1是根據(jù)一個實施例的系統(tǒng)的框圖；圖2是圖1的系統(tǒng)中所使用的核的框圖；圖3是替代的配置中的圖1的系統(tǒng)的框圖；圖4是根據(jù)另一實施例的系統(tǒng)的框圖；圖5是替代的配置中的圖4的系統(tǒng)的框圖。
具體實施例方式在一個方面，一種系統(tǒng)具有處于第一一致性群組中的第一多個核。每一個核以分 組(packet)傳送數(shù)據(jù)。所述核串行地直接耦接以形成串行路徑。沿該串行路徑傳送數(shù)據(jù) 分組。該串行路徑在一端耦接到分組交換器(packet switch) 0所述分組交換器耦接到存 儲器。所述第一多個核和所述分組交換器是在集成電路上。所述存儲器可以在所述集成電 路上或者可以不在所述集成電路上。在另一方面，處于第二一致性群組的第二多個核耦接 到所述分組交換器。所述第一多個和第二多個核可以被重新配置來形成或成為與所述第一 和第二一致性群組不同的一致性群組的一部分。參考下面的描述和附圖將對此有更好的理 解。圖1中所示的是多核系統(tǒng)10，其包括存儲器12，分組交換器14，以及耦接以形成 一致性群組18、一致性群組20、一致性群組22、以及一致性群組24的核的陣列16。一致性群組18包括耦接到分組交換器14的核26、耦接到核26的核28、耦接到核28的核30、以 及耦接到核30的核32。一致性群組20包括耦接到分組交換器14的核34、耦接到核34的 核36、耦接到核36的核38、以及耦接到核38的核40。一致性群組22包括耦接到分組交換 器14的核42、耦接到核42的核44、耦接到核44的核46、以及耦接到核46的核48。一致 性群組24包括耦接到分組交換器14的核50、耦接到核50的核52、耦接到核52的核54、 以及耦接到核54的核56。核26、28、30以及32串行耦接從而一致性群組18串行地傳送 數(shù)據(jù)的分組。類似地，一致性群組20、22以及24每一都串行地耦接沿串行數(shù)據(jù)路徑傳送數(shù) 據(jù)的核。存儲器12具有分別與一致性群組18、20、22以及24關(guān)聯(lián)的分區(qū)(partition) 58、 60,62以及64。數(shù)據(jù)的分組包括數(shù)據(jù)本身并且還包括關(guān)于該分組的另外的信息。另外的信 息可以包括糾錯、分組次序、目標(biāo)ID、源ID、奇偶性、以及大小。用于傳播分組的協(xié)議的一個 示例是RapidIO (Freescale Semiconductor, Inc.的商標(biāo)))協(xié)議。分組可以包括除數(shù)據(jù) 以外的其它種類的信息，諸如控制信息。圖2中所示的是更詳細的核26，其代表圖1的所有的核。核26具有高速緩存74 以及至少兩個端口 66和70。在一致性群組1中，核26具有耦接到分組交換器14的一個端 口以及耦接到核28的端口的另一個端口。每一一致性群組具有耦接到分組交換器14的第 一端。每一一致性群組還具有第二端，其中存在僅耦接到一個其它核的核。因此，一致性群 組20、22和24的第一端中，核34、42和50分別耦接到分組交換器14。一致性群組18、20、 22和24的第二端分別在核32、40、48和56處。核26被示出為具有兩個另外的端口 72和 68，總共四個端口，以及響應(yīng)于重新配置線69上的信號的重新配置寄存器73。另外的端口 72和68以及重新配置寄存器73被用于對系統(tǒng)10進行重新配置。在示例性操作中，數(shù)據(jù)分組要被從核30傳送(也可以稱作傳播)到存儲器12。該 操作中包括駐留在核30中的高速緩存的寫入。該分組將被從核30傳送到核28。核28將 把該分組傳遞到核26。核26將該分組傳遞到分組交換器14。然后分組交換器14將把該 分組寫入到存儲器12的分區(qū)58。核30將還把該分組傳遞到核32。核之間的數(shù)據(jù)的傳送 非?？焖俚匕l(fā)生，因此，存在最小的延遲。這甚至可以光學(xué)地、通過射頻、或低電壓差分信號 發(fā)送來實現(xiàn)。在射頻的情況下，超寬帶無線通信的積極發(fā)展正在表現(xiàn)出對于可靠制造的妥 協(xié)。另外，每一個核將需要至少讀取其中將寫入該分組的地址。如果該地址是高速緩存命 中，那么高速緩存中的該條目被標(biāo)志為無效。高速緩存例行地具有有效比特，其可以被設(shè)置 來表示在該位置處的數(shù)據(jù)有效或者無效。但是，替代地，以某種程度地減慢傳送為代價，也 可以讀取數(shù)據(jù)并更新高速緩存。在任一情況下，每一個核的高速緩存被保持一致。利用高 速緩存76作為示例，核26將從核28接收分組，并快速地將其傳送到分組交換器14，同時還 至少讀取一個或多個所述地址。如果數(shù)據(jù)存儲在高速緩存74中該地址或該地址之一處，則 這是高速緩存命中。于是，要么將用于其中出現(xiàn)命中的該位置的有效比特設(shè)置為表示無效， 要么把該數(shù)據(jù)寫入該位置。在該示例中，允許一致性群組18僅寫入到分區(qū)以確保保持了一 致性。對于一致性群組18，從分區(qū)60、62、或64讀取是問題較少的，但是在這樣做時仍必須 防止核26、28、30和32的高速緩存被更新。對于核32的情況，核30并不必為了提供所需 的寫入一致性信息而發(fā)送整個分組。為了提供該必需的寫入一致性信息從而使核32可以 維持其高速緩存中的一致性，簡單地發(fā)送所述一個或多個地址并且不管其是讀取或?qū)懭肟?以是足夠的。
圖3中所示的是利用群組控制器75由圖1中所示的重新配置而來的系統(tǒng)10。群 組控制器75發(fā)送信號(串行地)到陣列16的所有的核以重新配置核的端口，并由此重新 配置陣列16并從而重新配置系統(tǒng)10。該線路也可以用于調(diào)試(debugging)。群組控制器 75還是可通過端口訪問的從該集成電路外部訪問的。群組控制器75耦接到分組交換器14 以用于控制分組交換器14和訪問存儲器12。存儲器12也可以被重新配置。存儲器12的 重新配置被示出為具有分區(qū)84、86、88和90。如圖3所啟示的，分區(qū)84、86、88和90可以 具有不同的大小。在圖3的配置中，核26、28、30、32、40和38形成一致性群組76 ；核34和 36形成一致性群組78 ；核42、44和46形成一致性群組80 ；并且核48、50、52、54和56形成 一致性群組82。陣列16被以行和列布置，從而每一個核具有至少兩個相鄰的核，并且可以 具有四個相鄰的核。例如，核26具有相鄰的核34和28，而核38具有相鄰的核30、36、40和 46。如圖2中對于核26所示的，每一個核具有四個端口。兩個端口可以被配置為耦接到 相鄰的核。在該示例中，核40被重新配置為耦接到核32而不是作為一致性群組的第二端。 如在圖3的一致性群組的情況下那樣，一致性群組76、78、80和82具有耦接到分組交換器 14的一個核作為第一端以及作為串行耦接的核中的最后的核的第二端。在這種情況下，耦 接到分組交換器14的核是核26、34、42和50，其分別作為一致性群組76、78、80和82的第 一端。一致性群組76、78、80和82的第二端分別是核38、36、46和48。如對于圖1的系統(tǒng) 10所述的，分組串行地行進到一致性群組內(nèi)的所有的核。再一次地，利用分組從核30到存 儲器12的傳送作為示例，分組被傳送到核28，在這里，它被傳送到核26。核26耦接到分組 交換器14，分組交換器14將寫入指引到存儲器12的分區(qū)84中。核30也將該分組傳送到 核32。核32將該分組傳送到核40。核40將該分組傳送到核38?？赡懿⒉皇潜仨殞⒄麄€ 分組傳送到核32、40和38的?？赡軆H需要地址從而如果存在命中則可以將核32、40和38 的高速緩存中的有效比特設(shè)置為無效狀態(tài)。圖4中所示的是系統(tǒng)100，其包括存儲器102、分組交換器104、分組交換器106、以 及核的陣列108。陣列108包括一致性群組142、144、146以及148。存儲器102具有分別 與一致性群組142、144、146以及148關(guān)聯(lián)的分區(qū)150、152、154以及156。一致性群組142 包括多個核，其包括超過四個核。圖中示出了四個核。所示出的構(gòu)成一致性群組142的四 個核包括耦接到分組交換器104的核110、耦接到核110的核112、耦接到分組交換器106 的核116、以及耦接到核116的核114。所示出的構(gòu)成一致性群組144的四個核包括耦接 到分組交換器104的核118、耦接到核118的核120、耦接到分組交換器106的核124、以及 耦接到核124的核122。所示出的構(gòu)成一致性群組146的四個核包括耦接到分組交換器 104的核126、耦接到核126的核128、耦接到分組交換器106的核132、以及耦接到核132 的核130。除了存在所述一致性群組中所示的那些核以外的核之外，還可以存在所示的那 些之外的其它一致性群組。分組交換器104和106耦接到存儲器102。操作與圖1的系統(tǒng) 10的類似，但具有以下的另外的特征最接近于提供分組的核的分組交換器是寫入存儲器 的分組交換器。一個示例性操作是，核114傳送分組到存儲器102。在這種情況下，核114 將該分組傳送到核116。核116將該分組傳送到分組交換器106。分組交換器106將來自 該分組交換器的數(shù)據(jù)寫入到存儲器102的分區(qū)150。另外，核114向核112和110傳送該分 組或者至少該分組的一個或多個地址。于是一致性群組中的所有分組能夠保持其高速緩存 一致。于是系統(tǒng)100通過使一致性群組的兩端在分組交換器處終止來允許該分組取最短的距離到該一致性群組的末端。圖5中所示的是具有重新配置的核的系統(tǒng)10。系統(tǒng)10另外具有群組控制器109， 其具有劃線通過所有的核的輸出。該輸出類似于圖2中所示的線69并且向核提供配置信 息。群組控制器109類似于圖3中所示的群組控制器75，并具有到分組交換器104和106 的連接以及到外部端口的連接。在該示例中，群組控制器提供配置信息，該配置信息導(dǎo)致 系統(tǒng)100重新配置，從而來自一致性群組146和148的核被重新配置成一致性群組155和 157。一致性群組155包括耦接到分組交換器104的核134、耦接到核134的核126、耦接 到核136的核128、耦接到核138的核136、以及耦接到核140的核138。在核136和138之 間存在至少一個核。一致性群組157包括耦接到分組交換器106的核132以及耦接到核 132的核130。一致性群組157耦接到分組交換器106而不是分組交換器104。系統(tǒng)10和100在其中存在大量的核的情況下是特別有用的。分組的串行耦接，對 于維持一致性有效率的，特別是通過具有限于僅寫入存儲器的某些區(qū)域的不同的一致性群 組。通過一致性群組內(nèi)的核的串行連接以及通過分開地維持多個一致性群組，容易地維持 了一致性。此外，一致性群組可以重新配置成不同的大小。甚至可以將變得有缺陷的核保 持于任何一致性群組之外。隨著核數(shù)目的增加，高速串行路徑的實用性將在利用多個核以 及維持其一致性的能力方面提供更多的效率。大量的應(yīng)用可以受益于所提出的方法和設(shè)備。例如，核可以包括可以向群組控制 器提供反饋的故障檢測電路，群組控制器可以利用該反饋來重新配置其余的核以克服錯誤 的核。核可以包括例如可以向群組控制器提供反饋的溫度檢測電路，群組控制器可以利用 該反饋來對核進行重新配置以在處理系統(tǒng)中更好地分布熱耗散。核可以包括可以向群組控 制器提供反饋的損耗水平(wear level)電路，群組控制器可以利用該反饋來對核進行重新 配置以使核的損耗水平更好地分布。在操作期間，可以向不同的核以及相應(yīng)的一致性群組 動態(tài)地分配任務(wù)，因此允許改善具有多個核的處理系統(tǒng)的利用率。至此，應(yīng)當(dāng)理解，已經(jīng)提供了用于操作集成電路內(nèi)的信息系統(tǒng)的方法。該方法包括 由該集成電路的多處理器核電路的第一處理器核產(chǎn)生第一信息分組，其中該第一信息分組 被指引向存儲器。該方法還包括將該第一信息分組從第一處理器核傳播到所述存儲器，其 中所述傳播包括經(jīng)由所述多處理器核電路的第二處理器核傳播所述第一分組，其中所述經(jīng) 由第二處理器核傳播所述第一分組包括由第二處理器核接收所述第一分組以及由第二處 理器核發(fā)送所述第一分組。該方法可以進一步特征在于，所述到存儲器的傳播包括經(jīng)由分 組交換器電路傳播到所述存儲器，所述第二處理器核將所述分組發(fā)送到所述分組交換器電 路。該方法可以進一步特征在于，所述多處理器核電路包括第三處理器核，其中所述第三處 理器核并不接收所述第一分組的寫入一致性信息。該方法可以進一步特征在于。該方法可 以進一步包括由所述第一處理器核發(fā)送寫入一致性信息到所述多處理器核電路的第四處 理器核，其中所述第四處理器核從所述第一處理器核接收所述寫入一致性信息，其中所述 第四處理器核利用所述寫入一致性信息來確定所述第一分組是否是在修改所述存儲器中 的被高速緩存在所述第四處理器核中的位置處的數(shù)據(jù)。該方法可以進一步包括由所述第四 處理器核發(fā)送所述寫入一致性信息到所述多處理器核電路的第五處理器核，其中所述第五 處理器核利用所述寫入一致性信息來確定所述第一分組是否是在修改所述存儲器中的被 高速緩存在所述第五處理器核中的位置處的數(shù)據(jù)。該方法可以進一步包括由所述第三處理器核產(chǎn)生第二信息分組，其中所述第二信息分組針對所述存儲器；以及將所述第二信息 分組傳播到所述存儲器，其中所述傳播包括經(jīng)由所述多處理器核電路的第四處理器核以及 分組交換器電路傳播所述第二分組，其中所述經(jīng)由第四處理器核傳播所述分組包括由所述 第四處理器核接收所述信息分組以及由所述第四處理器核發(fā)送該分組。該方法可以進一步 特征在于所述第一處理器核以及所述第二處理器核不接收所述第二分組的寫入一致性信 息，并且所述第四處理器核不接收所述第一分組的寫入一致性信息。該方法可以進一步特 征在于將所述第一信息分組傳播到所述存儲器包括，將所述第一分組傳播到所述存儲器 的可由所述第一處理器核和所述第二處理器核訪問的但是不可由所述第三處理器核和所 述第四處理器核訪問的第一分區(qū)；以及將所述第二信息分組傳播到所述存儲器包括，將所 述第二分組傳播到可由所述第三處理器核和所述第四處理器核訪問的但是不可由所述第 一處理器核和所述第二處理器核訪問的第二分區(qū)。所述方法可以進一步特征在于所述第 一分區(qū)和所述第二分區(qū)具有不重迭的地址。該方法可以進一步特征在于在所述傳播期間， 所述多處理器核電路包括第一一致性群組，其中所述第一一致性群組包括所述多處理器核 電路的第一多個處理器核，其包括所述第一處理器核和所述第二處理器核，所述第一一致 性群組的處理器核串行地通信地耦接以傳播信息分組，所述第一一致性群組的每一處理器 核從所述第一一致性群組的其它處理器核所產(chǎn)生的到所述存儲器的寫入分組接收高速緩 存一致性信息。該方法可以進一步特征在于在所述傳播期間，所述多處理器核電路包括第 二一致性群組，其中所述第二一致性群組包括所述多處理器核電路的第二多個處理器核， 所述第二一致性群組的處理器核串行地通信地耦接以傳播信息分組，所述第二一致性群組 的每一處理器核從所述第二一致性群組的其它處理器核所產(chǎn)生的到所述存儲器的寫入分 組接收高速緩存一致性信息，并且不接收所述第一一致性群組的處理器核所產(chǎn)生的到所述 存儲器的寫入分組的高速緩存一致性信息。該方法可以進一步特征在于在所述傳播期 間，所述多處理器核電路包括第三一致性群組，其中所述第三一致性群組包括所述多處理 器核電路的第三多個處理器核，所述第三一致性群組的處理器核串行地通信地耦接以傳播 信息分組，所述第三一致性群組的每一處理器核從所述第三一致性群組的其它處理器核所 產(chǎn)生的到所述存儲器的寫入分組接收高速緩存一致性信息，并且不接收所述第一一致性群 組的處理器核以及所述第二一致性群組的處理器核所產(chǎn)生的到所述存儲器的寫入分組的 高速緩存一致性信息。所述方法可以進一步特征在于在另一時間期間，所述多處理器核電 路包括所述多處理器核電路的處理器核的第三一致性群組以及所述多處理器核電路的處 理器核的第四一致性群組，其中所述第三一致性群組包括所述第一多個處理器核中的至少 一個處理器核以及所述第二多個處理器核中的至少一個處理器核，所述第三一致性群組的 處理器核串行地通信地耦接以傳播信息分組，所述第三一致性群組的每一處理器核從所述 第三一致性群組的其它處理器核所產(chǎn)生的到所述存儲器的寫入分組接收高速緩存一致性 信息，并且不接收所述第四一致性群組的處理器核所產(chǎn)生的、所述第一一致性群組中的不 在所述第三一致性群組中的處理器核所產(chǎn)生的、以及所述第二一致性群組中的不在所述第 三一致性群組中的處理器核所產(chǎn)生的到所述存儲器的寫入分組的高速緩存一致性信息，并 且所述第四一致性群組包括所述第一多個處理器核中的至少一個處理器核，所述第四一致 性群組的處理器核串行地通信地耦接以傳播信息分組，所述第四一致性群組的每一處理器 核從所述第四一致性群組的其它處理器核所產(chǎn)生的到所述存儲器的寫入分組接收高速緩存一致性信息，并且不接收所述第三一致性群組的處理器核所產(chǎn)生的、所述第一一致性群 組中的不在所述第四一致性群組中的處理器核所產(chǎn)生的、以及所述第二一致性群組中的不 在所述第四一致性群組中的處理器核所產(chǎn)生的到所述存儲器的寫入分組的高速緩存一致 性信息。該方法可以進一步包括將所述分組的數(shù)據(jù)寫入到所述存儲器中的位置，其中該位 置的地址被表示在所述分組中。該方法可以進一步特征在于傳播所述第一信息分組包括， 通過具有支持流控制(flow control)以及多個優(yōu)先級化的事務(wù)的有序分組的基于分組的 協(xié)議來傳播所述第一分組。 還描述了一種設(shè)備，其包括集成電路，所述集成電路包括多處理器核電路。所述 多處理器核電路可操作來包括第一一致性群組，其中所述第一一致性群組包括所述多處理 器核電路的第一多個處理器核，所述第一一致性群組的處理器核串行地通信地耦接以傳播 信息分組，其中所述第一一致性群組的每一處理器核從所述第一一致性群組的其它處理器 核所產(chǎn)生的到存儲器的寫入分組接收高速緩存一致性信息。所述多處理器核電路可操作來 包進一步括第二一致性群組，其中所述第二一致性群組包括所述多處理器核電路的第二多 個處理器核，所述第二一致性群組的處理器核串行地通信地耦接以傳播信息分組，其中所 述第二一致性群組的每一處理器核從所述第二一致性群組的其它處理器核所產(chǎn)生的到所 述存儲器的寫入分組接收高速緩存一致性信息，并且不接收所述第一一致性群組的處理器 核所產(chǎn)生的到所述存儲器的寫入分組的高速緩存一致性信息。該設(shè)備進一步特征在于所 述第一一致性群組的每一處理器核不接收所述第二一致性群組的處理器核所產(chǎn)生的到所 述存儲器的寫入分組的高速緩存一致性信息。所述集成電路可以進一步包括分組交換器電 路，并且可以進一步特征在于所述存儲器，所述多處理器核電路通過所述分組交換器電路 通信地耦接到所述存儲器。所述集成電路可以進一步包括控制器，其耦接到所述多處理器 核電路的處理器核，所述控制器提供用于將所述多處理器核電路的諸處理器核分組成一致 性群組的一致性控制信息。所述多處理器核電路可操作來包括所述多處理器核電路的處理 器核的第三一致性群組以及所述多處理器核電路的處理器核的第四一致性群組，其中所述 第三一致性群組包括所述第一多個處理器核中的至少一個處理器核以及所述第二多個處 理器核中的至少一個處理器，所述第三一致性群組的處理器核串行地通信地耦接以傳播信 息分組，其中所述第三一致性群組的每一處理器核從所述第三一致性群組的其它處理器核 所產(chǎn)生的到所述存儲器的寫入分組接收高速緩存一致性信息，并且不接收所述第四一致性 群組的處理器核所產(chǎn)生的、所述第一一致性群組中的不在所述第三一致性群組中的處理器 核所產(chǎn)生的、以及所述第二一致性群組中的不在所述第三一致性群組中的處理器核所產(chǎn)生 的到所述存儲器的寫入分組的高速緩存一致性信息；并且所述設(shè)備可以進一步特征在于， 所述第四一致性群組包括所述第一多個處理器核中的至少一個處理器核，所述第四一致性 群組的處理器核串行地通信地耦接以傳播信息分組，其中所述第四一致性群組的每一處理 器核從所述第四一致性群組的其它處理器核所產(chǎn)生的到所述存儲器的寫入分組接收高速 緩存一致性信息，并且不接收所述第三一致性群組的處理器核所產(chǎn)生的、所述第一一致性 群組中的不在所述第四一致性群組中的處理器核所產(chǎn)生的、以及所述第二一致性群組中的 不在所述第四一致性群組中的處理器核所產(chǎn)生的到所述存儲器的寫入分組的高速緩存一 致性信息。所述一致性群組可以進一步特征在于其經(jīng)由所述第一一致性群組的處理器核 之間的通信鏈路串行地通信地耦接，其中所述通信鏈路包括由光通信鏈路、無線射頻通信鏈路、以及低電壓差分信號通信鏈路構(gòu)成的組中的至少一個。盡管在此參考具體的實施例描述了本發(fā)明，但是可以進行多種修改和改變而不偏 離如下面的權(quán)利要求所述的本發(fā)明的范圍。例如，從所述群組控制器串行地繪制單條線通 過所述核，這可以利用來自所述群組控制器的多條線或者不同的線來實現(xiàn)。因此，說明書和 附圖被認為是示例性的而不是限制性意義，并且意圖將所有這些修改包括在本發(fā)明的范圍 內(nèi)。在此就具體的實施例描述的任何益處、優(yōu)點或?qū)栴}的解決方案并不意圖被認為是任 何或全部權(quán)利要求的關(guān)鍵的、需要的、或?qū)嵸|(zhì)性的特征或要素。如在此所使用的術(shù)語“耦接”意圖并不限于直接耦接或機械耦接。此外，如在此所使用的術(shù)語“一”被定義為一個或更多個。此外，權(quán)利要求中的諸如 “至少一個”以及“一個或更多個”的引語的使用不應(yīng)該被解釋為暗示了通過不定冠詞“a”或 “an”( 一 )引入的另一權(quán)利要求要素將包含所述被引入的權(quán)利要求要素的任何特定權(quán)利要 求限制到僅包含一個這種要素的發(fā)明，即使在同一權(quán)利要求包括所述引語“一個或更多個” 或“至少一個”以及不定冠詞諸如“a”或“an”(一)時也是如此。這對于定冠詞的使用也 適用。除非另外說明，否則諸如“第一”和“第二”的術(shù)語被用于在這類術(shù)語所描述的要 素之間作任意區(qū)分。因此這些術(shù)語并不必然意圖表示這些要素在時間上的或其它的優(yōu)先次序。
權(quán)利要求
1. 一種用于操作集成電路內(nèi)的信息系統(tǒng)的方法，所述方法包括由所述集成電路的多處理器核電路的第一處理器核產(chǎn)生第一信息分組，其中所述信息 的第一分組針對存儲器；以及將所述第一信息分組從所述第一處理器核傳播到所述存儲器，其中所述傳播包括經(jīng)由 所述多處理器核電路的第二處理器核傳播所述第一分組，其中所述經(jīng)由第二處理器核傳播 所述第一分組包括由所述第二處理器核接收所述第一分組以及由所述第二處理器核發(fā)送 所述第一分組。
2.如權(quán)利要求1所述的方法，其中到所述存儲器的所述傳播包括經(jīng)由分組交換器電路 傳播到所述存儲器，所述第二處理器核將所述分組發(fā)送到所述分組交換器電路。
3.如權(quán)利要求1所述的方法，其中所述多處理器核電路包括第三處理器核，其中所述 第三處理器核不接收所述第一分組的寫入一致性信息。
4.如權(quán)利要求3所述的方法，進一步包括由所述第一處理器核發(fā)送所述寫入一致性信息到所述多處理器核電路的第四處理器 核，其中所述第四處理器核從所述第一處理器核接收所述寫入一致性信息，其中所述第四 處理器核利用所述寫入一致性信息來確定所述第一分組是否是在修改所述存儲器中的被 高速緩存在所述第四處理器核中的位置處的數(shù)據(jù)。
5.如權(quán)利要求4所述的方法，進一步包括由所述第四處理器核發(fā)送所述寫入一致性信息到所述多處理器核電路的第五處理器 核，其中所述第五處理器核利用所述寫入一致性信息來確定所述第一分組是否是在修改所 述存儲器中的被高速緩存在所述第五處理器核中的位置處的數(shù)據(jù)。
6.如權(quán)利要求3所述的方法該方法，進一步包括由所述第三處理器核產(chǎn)生第二信息分組，其中所述第二信息分組針對所述存儲器；以及將所述第二信息分組傳播到所述存儲器，其中所述傳播包括，經(jīng)由所述多處理器核電 路的第四處理器核以及分組交換器電路傳播所述第二分組；其中所述經(jīng)由第四處理器核傳 播所述分組包括，由所述第四處理器核接收所述信息分組以及由所述第四處理器核發(fā)送該 分組。
7.如權(quán)利要求6所述的方法，其中所述第一處理器核和所述第二處理器核不接收所述第二分組的寫入一致性信息；所述第四處理器核不接收所述第一分組的寫入一致性信息。
8.如權(quán)利要求6所述的方法，其中將所述第一信息分組傳播到所述存儲器包括，將所述第一分組傳播到所述存儲器的可 由所述第一處理器核和所述第二處理器核訪問的但是不可由所述第三處理器核和所述第 四處理器核訪問的第一分區(qū)；以及將所述第二信息分組傳播到所述存儲器包括，將所述第二分組傳播到可由所述第三處 理器核和所述第四處理器核訪問的但是不可由所述第一處理器核和所述第二處理器核訪 問的第二分區(qū)。
9.如權(quán)利要求8所述的方法，其中所述第一分區(qū)和所述第二分區(qū)具有不重迭的地址。
10.如權(quán)利要求1所述的方法，其中，在傳播期間，所述多處理器核電路包括第一一致性群組，其中所述第一一致性群組包括所述多處理器核電路的第一多個處理器核，其包括 所述第一處理器核和所述第二處理器核，所述第一一致性群組的處理器核串行地通信地耦 接以傳播信息分組，所述第一一致性群組的每一處理器核從所述第一一致性群組的其它處 理器核所產(chǎn)生的到所述存儲器的寫入分組接收高速緩存一致性信息。
11.如權(quán)利要求10所述的方法，其中，在傳播期間，所述多處理器核電路包括第二一致 性群組，其中所述第二一致性群組包括所述多處理器核電路的第二多個處理器核，所述第 二一致性群組的處理器核串行地通信地耦接以傳播信息分組，所述第二一致性群組的每一 處理器核從所述第二一致性群組的其它處理器核所產(chǎn)生的到所述存儲器的寫入分組接收 高速緩存一致性信息，并且不接收所述第一一致性群組的處理器核所產(chǎn)生的到所述存儲器 的寫入分組的高速緩存一致性信息。
12.如權(quán)利要求11所述的方法，其中，在傳播期間，所述多處理器核電路包括第三一致 性群組，其中所述第三一致性群組包括所述多處理器核電路的第三多個處理器核，所述第 三一致性群組的處理器核串行地通信地耦接以傳播信息分組，所述第三一致性群組的每一 處理器核從所述第三一致性群組的其它處理器核所產(chǎn)生的到所述存儲器的寫入分組接收 高速緩存一致性信息，并且不接收所述第一一致性群組的處理器核和所述第二一致性群組 的處理器核所產(chǎn)生的到所述存儲器的寫入分組的高速緩存一致性信息。
13.如權(quán)利要求11所述的方法，其中在另一時間期間，所述多處理器核電路包括所述多處理器核電路的處理器核的第三一 致性群組以及所述多處理器核電路的處理器核的第四一致性群組，其中所述第三一致性群 組包括所述第一多個處理器核中的至少一個處理器核以及所述第二多個處理器核中的至 少一個處理器核，所述第三一致性群組的處理器核串行地通信地耦接以傳播信息分組，所 述第三一致性群組的每一處理器核從所述第三一致性群組的其它處理器核所產(chǎn)生的到所 述存儲器的寫入分組接收高速緩存一致性信息，并且不接收所述第四一致性群組的處理器 核所產(chǎn)生的、所述第一一致性群組中的不在所述第三一致性群組中的處理器核所產(chǎn)生的、 以及所述第二一致性群組中的不在所述第三一致性群組中的處理器核所產(chǎn)生的到所述存 儲器的寫入分組的高速緩存一致性信息；其中所述第四一致性群組包括所述第一多個處理器核中的至少一個處理器核，所述第 四一致性群組的處理器核串行地通信地耦接以傳播信息分組，所述第四一致性群組的每一 處理器核從所述第四一致性群組的其它處理器核所產(chǎn)生的到所述存儲器的寫入分組接收 高速緩存一致性信息，并且不接收所述第三一致性群組的處理器核所產(chǎn)生的、所述第一一 致性群組中的不在所述第四一致性群組中的處理器核所產(chǎn)生的、以及所述第二一致性群組 中的不在所述第四一致性群組中的處理器核所產(chǎn)生的到所述存儲器的寫入分組的高速緩 存一致性信息。
14.如權(quán)利要求1所述的方法，進一步包括將所述分組的數(shù)據(jù)寫入到所述存儲器中的位置，其中該位置的地址被表示在所述分組中。
15.如權(quán)利要求1所述的方法，其中所述傳播所述第一信息分組包括通過具有支持流 控制以及多個優(yōu)先級化的事務(wù)的有序分組的基于分組的協(xié)議來傳播所述第一分組。
16.一種設(shè)備，包括集成電路，所述集成電路包括多處理器核電路，其中所述多處理器核電路可操作來包括第一一致性群組，其中所述第一一致性群組包括所述多處理器核電路的第一多個處 理器核，所述第一一致性群組的處理器核串行地通信地耦接以傳播信息分組，其中所述第 一一致性群組的每一處理器核從所述第一一致性群組的其它處理器核所產(chǎn)生的到存儲器 的寫入分組接收高速緩存一致性信息；第二一致性群組，其中所述第二一致性群組包括所述多處理器核電路的第二多個處 理器核，所述第二一致性群組的處理器核串行地通信地耦接以傳播信息分組，其中所述第 二一致性群組的每一處理器核從所述第二一致性群組的其它處理器核所產(chǎn)生的到所述存 儲器的寫入分組接收高速緩存一致性信息，并且不接收所述第一一致性群組的處理器核所 產(chǎn)生的到所述存儲器的寫入分組的高速緩存一致性信息；其中所述第一一致性群組的每一處理器核不接收所述第二一致性群組的處理器核所 產(chǎn)生的到所述存儲器的寫入分組的高速緩存一致性信息。
17.如權(quán)利要求16所述的設(shè)備，其中所述集成電路進一步包括分組交換器電路；以及所述存儲器，所述多處理器核電路通過所述分組交換器電路通信地耦接到所述存儲器。
18.如權(quán)利要求16所述的設(shè)備，其中所述集成電路進一步包括控制器，其耦接到所述多處理器核電路的處理器核，所述控制器提供用于將所述多處 理器核電路的諸處理器核分組成一致性群組的一致性控制信息。
19.如權(quán)利要求16所述的設(shè)備，其中所述多處理器核電路可操作來包括所述多處理器核電路的處理器核的第三一致性群組以及所述多處理器核電路的處理 器核的第四一致性群組，其中所述第三一致性群組包括所述第一多個處理器核中的至少一 個處理器核以及所述第二多個處理器核中的至少一個處理器，所述第三一致性群組的處理 器核串行地通信地耦接以傳播信息分組，其中所述第三一致性群組的每一處理器核從所述 第三一致性群組的其它處理器核所產(chǎn)生的到所述存儲器的寫入分組接收高速緩存一致性 信息，并且不接收所述第四一致性群組的處理器核所產(chǎn)生的、所述第一一致性群組中的不 在所述第三一致性群組中的處理器核所產(chǎn)生的、以及所述第二一致性群組中的不在所述第 三一致性群組中的處理器核所產(chǎn)生的到所述存儲器的寫入分組的高速緩存一致性信息；其中所述第四一致性群組包括所述第一多個處理器核中的至少一個處理器核，所述第 四一致性群組的處理器核串行地通信地耦接以傳播信息分組，其中所述第四一致性群組的 每一處理器核從所述第四一致性群組的其它處理器核所產(chǎn)生的到所述存儲器的寫入分組 接收高速緩存一致性信息，并且不接收所述第三一致性群組的處理器核所產(chǎn)生的、所述第 一一致性群組中的不在所述第四一致性群組中的處理器核所產(chǎn)生的、以及所述第二一致性 群組中的不在所述第四一致性群組中的處理器核所產(chǎn)生的到所述存儲器的寫入分組的高 速緩存一致性信息。
20.如權(quán)利要求16所述的設(shè)備，其中所述一致性群組經(jīng)由所述第一一致性群組的處理 器核之間的通信鏈路串行地通信地耦接，其中所述通信鏈路包括由光通信鏈路、無線射頻 通信鏈路、以及低電壓差分信號通信鏈路構(gòu)成的組中的至少一個。
全文摘要
一種系統(tǒng)(10)，其具有處于第一一致性群組(18)中的第一多個核(16)。每一個核以分組傳送數(shù)據(jù)。所述核直接串行耦接，以形成串行路徑。數(shù)據(jù)分組沿該串行路徑傳送。該串行路徑在一端耦接到分組交換器(14)。所述分組交換器耦接到存儲器(12)。所述第一多個核和所述分組交換器是在集成電路上。所述存儲器可以在或者可以不在所述集成電路上。在另一方面，處于第二一致性群組中的第二多個核(20)耦接到所述分組交換器。所述第一多個和第二多個核可以被配置來形成或成為與所述第一和第二一致性群組不同的一致性群組的一部分。
文檔編號G06F12/00GK101999115SQ200980112853
公開日2011年3月30日 申請日期2009年2月16日 優(yōu)先權(quán)日2008年4月15日
發(fā)明者G·P·霍克斯特拉, L·F·C·帕梭, P·H·佩利三世 申請人:飛思卡爾半導(dǎo)體公司