專利名稱：同步顯示裝置、同步拼接顯示系統(tǒng)及其同步顯示方法
技術(shù)領(lǐng)域：
本發(fā)明涉及圖像拼接顯示的同步技術(shù)領(lǐng)域，特別涉及一種同步顯示裝置、同步拼
接顯示系統(tǒng)及其同步顯示方法。
背景技術(shù)：
目前各種信息領(lǐng)域的新興顯示技術(shù)的不斷發(fā)展，除了有在不斷提升顯示分辨率、改善顯示質(zhì)量上的進步，還有在顯示面積、移動顯示、觸摸屏交互顯示等技術(shù)上的突飛猛進。隨著人們對視覺效果的追求，從黑白到全彩色，從CRT到LCD，從標(biāo)清到高清，顯示技術(shù)在不斷升級過程中給消費者帶來許多新的視覺感受，尤其是更大的顯示面積和更多的顯示內(nèi)容已經(jīng)成為一種趨勢。多顯示單元拼接顯示的游戲畫面給人們帶來身臨其境的震撼體驗。這種讓兩塊或者多塊顯卡協(xié)同工作來提高系統(tǒng)圖形處理能力和滿足游戲、股票等特殊顯示需求的多顯卡并行技術(shù)由來已久，多顯卡技術(shù)的出現(xiàn)，有效解決了日益增長的圖形處理需求和現(xiàn)有顯示芯片圖形處理能力不足的矛盾，而且其解決方案簡單易行?，F(xiàn)有的多顯卡多顯示器拼接的方案中，一般通過多個顯示信號與基準(zhǔn)同步信號同步的方法，只要多個顯示信號的各基準(zhǔn)信號之間是同步的，那么，整個拼接顯示系統(tǒng)的顯示就會是同步的。但是每個顯卡都是獨立于各自的時鐘信號進行工作，即使找到多個時鐘非常接近的顯卡，也存在著一定的同步工作偏差，從而造成信號輸出的不同步，因此在以拼接方式共同輸出同一張圖像時，特別是在圖像運動時會發(fā)生撕裂現(xiàn)象，參見圖l所示，其示出了兩個顯卡的顯示單元以拼接方式輸出同一張直線圖像時發(fā)生的撕裂現(xiàn)象。
發(fā)明內(nèi)容
針對上述現(xiàn)有技術(shù)中存在的問題，本發(fā)明的目的在于提供一種同步顯示裝置、同
步拼接顯示系統(tǒng)及其同步顯示方法，使多個顯卡拼接顯示時可以實現(xiàn)同步。 為達(dá)到上述目的，本發(fā)明采用以下技術(shù)方案 —種同步顯示裝置，包括時鐘環(huán)接網(wǎng)絡(luò)總控電路、基準(zhǔn)時鐘提取電路模塊以及時鐘緩沖器； 所述時鐘環(huán)接網(wǎng)絡(luò)總控電路，與拼接顯示系統(tǒng)中的各顯卡相連接，用于監(jiān)控拼接顯示系統(tǒng)中的顯卡的數(shù)量以及各顯卡的物理參數(shù)，所述物理參數(shù)包括各顯卡的本地時鐘數(shù)值，根據(jù)各顯卡的本地時鐘數(shù)值選擇基準(zhǔn)顯卡，并將該基準(zhǔn)顯卡的時鐘信號傳送給基準(zhǔn)時鐘提取電路模塊； 所述基準(zhǔn)時鐘提取電路模塊從所述基準(zhǔn)顯卡的時鐘信號中提取出位同步時鐘信號，并將該位同步時鐘信號作為整個拼接顯示系統(tǒng)的基準(zhǔn)輸入時鐘信號通過所述時鐘緩沖器傳輸給各顯卡的時鐘信號輸入端。 —種同步拼接顯示系統(tǒng)，包括拼接顯示系統(tǒng)，以及如上所述的同步顯示裝置。
—種同步顯示方法，包括步驟 監(jiān)控拼接顯示系統(tǒng)中的顯卡的數(shù)量以及各顯卡的物理參數(shù)，所述物理參數(shù)包括各
4顯卡的本地時鐘數(shù)值，根據(jù)各顯卡的本地時鐘數(shù)值選擇基準(zhǔn)顯卡； 從所述基準(zhǔn)顯卡的時鐘信號中提取出位同步時鐘信號，并將該位同步時鐘信號作為整個拼接顯示系統(tǒng)的基準(zhǔn)輸入時鐘信號通過所述時鐘緩沖器傳輸給各顯卡的時鐘信號輸入端。 根據(jù)本發(fā)明的方案，其是在得到拼接顯示系統(tǒng)的各顯卡的本地時鐘數(shù)值之后，根據(jù)各顯卡的本地時鐘數(shù)值選擇一個基準(zhǔn)顯卡，從該基準(zhǔn)顯卡中提取出位同步信號，并將該位同步信號作為整個拼接顯示系統(tǒng)的基準(zhǔn)輸入時鐘信號，因此，對于拼接顯示系統(tǒng)中的各顯卡來說，是基于同一個基準(zhǔn)輸入時鐘信號進行工作，那么正常工作時同步信號的偏差就是恒定的，且偏差很小，保證了多個顯卡拼接顯示時的顯示信號的同步性。
圖1是現(xiàn)有拼接技術(shù)中兩個顯卡拼接顯示輸出同一張直線圖像時發(fā)生的撕裂現(xiàn)象示意圖； 圖2是本發(fā)明的同步顯示裝置實施例一的結(jié)構(gòu)示意圖； 圖3是本發(fā)明的同步顯示裝置實施例二的結(jié)構(gòu)示意圖； 圖4是本發(fā)明的同步顯示裝置實施例三的結(jié)構(gòu)示意圖； 圖5是本發(fā)明的同步顯示裝置實施例四的結(jié)構(gòu)示意圖； 圖6是圖5中的同步顯示裝置進行倍頻分頻處理時的示例示意圖； 圖7是本發(fā)明的同步顯示方法實施例一的流程示意圖； 圖8是本發(fā)明的同步顯示方法實施例二的流程示意圖。
具體實施例方式以下以實施例的方式對本發(fā)明的方案進行詳細(xì)闡述說明。
實施例一 參見圖2所示，是本發(fā)明的同步顯示裝置實施例一的結(jié)構(gòu)示意圖。如圖2所示，本實施例中的同步顯示裝置包括有時鐘環(huán)接網(wǎng)絡(luò)總控電路、基準(zhǔn)時鐘提取電路模塊以及時鐘緩沖器； 其中，該時鐘環(huán)接網(wǎng)絡(luò)總控電路，與拼接顯示系統(tǒng)中的各顯卡相連接，用于監(jiān)控拼接顯示系統(tǒng)中的顯卡的數(shù)量以及各顯卡的物理參數(shù)，這里的物理參數(shù)包括各顯卡的本地時鐘數(shù)值，該時鐘環(huán)接網(wǎng)絡(luò)總控電路還根據(jù)各顯卡的本地時鐘數(shù)值選擇基準(zhǔn)顯卡，并將該基準(zhǔn)顯卡的時鐘信號傳送給基準(zhǔn)時鐘提取電路模塊，如圖2所示，本實施例中將基準(zhǔn)顯卡設(shè)置為顯卡O，這里的時鐘環(huán)接網(wǎng)絡(luò)總控電路可以由單片機構(gòu)成，該時鐘環(huán)節(jié)網(wǎng)絡(luò)總控電路同時還可以設(shè)置拼接顯示系統(tǒng)的拼接方式和監(jiān)控各顯卡的顯示通道的時鐘同步情況等等；
該基準(zhǔn)時鐘提取電路模塊，在接收到上述時鐘環(huán)接網(wǎng)絡(luò)總控電路發(fā)送的基準(zhǔn)顯卡的時鐘信號之后，從基準(zhǔn)顯卡的時鐘信號中提取出位同步時鐘信號，將該位同步時鐘信號作為整個拼接顯示系統(tǒng)的基準(zhǔn)輸入時鐘信號，如圖2中所示的clkO，并將該基準(zhǔn)輸入時鐘信號通過所述時鐘緩沖器傳輸給各顯卡的時鐘信號輸入端。這里的基準(zhǔn)時鐘提取電路模塊可以是由標(biāo)準(zhǔn)的邏輯器件按照傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計方法來構(gòu)成，也可以是由FPGA、 CPLD等來實現(xiàn)，根據(jù)具體應(yīng)用需要的不同可以選用不同的設(shè)計方式。
上述時鐘緩沖器，主要是將接收到的基準(zhǔn)輸入時鐘信號傳輸給各顯卡的時鐘信號輸入端，實現(xiàn)對基準(zhǔn)時鐘輸入信號的啟動。 根據(jù)本實施例中的方案，其實際上是提供了一個拼接顯示系統(tǒng)的外部的時鐘同步網(wǎng)絡(luò)，通過時鐘環(huán)接網(wǎng)絡(luò)總控電路對拼接顯示系統(tǒng)中的各顯卡的數(shù)量以及本地時鐘數(shù)值進行監(jiān)控，在得到拼接顯示系統(tǒng)的各顯卡的本地時鐘數(shù)值之后，根據(jù)各顯卡的本地時鐘數(shù)值從這些顯卡中選擇出一個基準(zhǔn)顯卡，將該基準(zhǔn)顯卡的時鐘信號傳送給基準(zhǔn)時鐘提取電路模塊，由該基準(zhǔn)時鐘提取電路模塊從該基準(zhǔn)顯卡中提取出位同步信號，并將該位同步信號作為整個拼接顯示系統(tǒng)的基準(zhǔn)輸入時鐘信號，因此，對于拼接顯示系統(tǒng)中的各顯卡來說，是基于同一個基準(zhǔn)輸入時鐘信號進行工作，那么正常工作時同步信號的偏差會是恒定的，且偏差很小，保證了多個顯卡拼接顯示時的顯示信號的同步性。 其中，上述時鐘環(huán)接網(wǎng)絡(luò)總控電路在根據(jù)各顯卡的本地時鐘數(shù)值選擇基準(zhǔn)顯卡時，可以是將本地時鐘數(shù)值處于各顯卡的本地時鐘數(shù)值的中間值的顯卡作為該基準(zhǔn)顯卡以最大程度地減少各顯卡之間的相對漂移速度。如果位于中間的本地時鐘數(shù)值有兩個，此時，則可以從這兩個顯卡中任意選擇一個作為基準(zhǔn)顯卡。當(dāng)然，根據(jù)具體應(yīng)用需要，也可以采用其他的方式來選用基準(zhǔn)顯卡，例如，將與各顯卡的本地時鐘數(shù)值的平均值最接近的本地時鐘數(shù)值對應(yīng)的顯卡作為基準(zhǔn)顯卡等等。 此外，上述時鐘網(wǎng)絡(luò)總控電路還可以實時檢測是否有新的接入顯卡信號，如果有新的接入顯卡信號，監(jiān)控該新顯卡的本地時鐘數(shù)值，并根據(jù)該新顯卡的本地時鐘數(shù)值結(jié)合之前已接入拼接顯示系統(tǒng)的各顯卡的本地時鐘數(shù)值重新計算得出中間值，判斷該中間值是否已發(fā)生改變，即計算判斷該新接入顯卡的本地時鐘數(shù)值是否影響了系統(tǒng)當(dāng)前已經(jīng)選擇的基準(zhǔn)時鐘處在所有顯卡本地時鐘的中間值狀態(tài)，如果有影響，即計算得到的中間值與之前的中間值已經(jīng)發(fā)生了改變，則需要更新送入基準(zhǔn)時鐘提取電路的時鐘信號，并需要據(jù)此重新調(diào)整所有顯卡的幀同步信號。 另外，在本實施例的同步顯示裝置中，拼接顯示系統(tǒng)中的各顯卡可以是選用工作
時鐘數(shù)值很接近的顯卡，使整個拼接顯示系統(tǒng)處于一個更為穩(wěn)定的工作狀態(tài)，且在根據(jù)基
準(zhǔn)輸入時鐘信號對個顯卡的時鐘信號進行調(diào)整狀態(tài)時，可以在更大程度上減少各顯卡的相
對漂移速度。 實施例二 參見圖3所示，是本發(fā)明的同步顯示裝置實施例二的結(jié)構(gòu)示意圖，在本實施例中，
與上述實施例一中的不同之處主要在于，本實施例中的同步顯示裝置還包括 連接于基準(zhǔn)時鐘提取電路模塊與時鐘緩沖器之間的鎖相環(huán)電路，基準(zhǔn)時鐘提取電
路模塊提取得到的基準(zhǔn)輸入時鐘信號，在經(jīng)過鎖相環(huán)電路的鎖相環(huán)處理之后，再經(jīng)過時鐘
緩沖器輸入到各顯卡的時鐘信號輸入端。 在本實施例中，考慮到在將基準(zhǔn)輸入時鐘信號通過線路傳輸給各顯卡的時鐘信號輸入端時，可能會存在由于線路傳輸所引起的延時，因此可通過該鎖相環(huán)電路來有效克服線路傳輸延時的影響，該鎖相環(huán)處理還可以同時補償線路板級的線路長度失配，鎖相環(huán)電路實時跟蹤、監(jiān)控將輸入的所有數(shù)據(jù)采集板卡時鐘信號鎖定在穩(wěn)定的參考頻率上，可以使得整個拼接顯示系統(tǒng)的多個顯卡共享同一個穩(wěn)定的同步基準(zhǔn)輸入時鐘信號，保證基準(zhǔn)輸入時鐘信號傳輸給個顯卡的時鐘信號輸入端的一致性。
本實施例中的其他技術(shù)特征與上述實施例一中的相同，在此不予贅述。
實施例三 參見圖4所示，是本發(fā)明的同步顯示裝置實施例三的結(jié)構(gòu)示意圖，在本實施例中，
與上述實施例一中的不同之處主要在于，本實施例中的同步顯示裝置還包括 幀同步信號提取電路模塊，該幀同步信號提取模塊從上述基準(zhǔn)顯卡提取幀同步信
號，將該幀同步信號作為整個拼接顯示系統(tǒng)的基準(zhǔn)幀同步信號，如圖4中所示的Vh0，并將
該基準(zhǔn)幀同步信號傳輸給各顯卡的幀同步信號輸入端。 在本實施例中，為了使時鐘環(huán)接網(wǎng)絡(luò)系統(tǒng)達(dá)到一個更穩(wěn)定可靠的同步狀態(tài)，采用 上述基準(zhǔn)顯卡的幀同步信號作為整個拼接顯示系統(tǒng)的基準(zhǔn)幀同步信號傳輸給各顯卡的幀 同步信號輸入端，因此，整個拼接顯示系統(tǒng)不僅是采用從同一個基準(zhǔn)顯卡的時鐘信號，而且 是采用該同一個基準(zhǔn)顯卡的幀同步信號，即，整個拼接顯示系統(tǒng)所采用的基準(zhǔn)輸入時鐘信 號和基準(zhǔn)幀同步信號都是基于同一個顯卡來產(chǎn)生，也就是說，基準(zhǔn)輸入時鐘信號、基準(zhǔn)幀同 步信號都是基于同一個位同步信號來產(chǎn)生，從而可以使網(wǎng)絡(luò)達(dá)到一個更為穩(wěn)定可靠的同步 狀態(tài)。 其中，上述幀同步信號提取電路模塊，可以是由標(biāo)準(zhǔn)邏輯門設(shè)計，也可以使采用 FPGA或者CPLD來設(shè)計實現(xiàn)，根據(jù)具體應(yīng)用環(huán)境等需要的不同可以選用不同的設(shè)計方式。
此外，上述時鐘網(wǎng)絡(luò)總控電路還可以實時檢測是否有新的接入顯卡信號，如果有 新的接入顯卡信號，監(jiān)控該新顯卡的本地時鐘數(shù)值，并根據(jù)該新顯卡的本地時鐘數(shù)值結(jié)合 之前已接入拼接顯示系統(tǒng)的各顯卡的本地時鐘數(shù)值重新計算得出中間值，判斷該中間值是 否已發(fā)生改變，即計算判斷該新接入顯卡的本地時鐘數(shù)值是否影響了系統(tǒng)當(dāng)前已經(jīng)選擇的 基準(zhǔn)時鐘處在所有顯卡本地時鐘的中間值狀態(tài)，如果有影響，即計算得到的中間值與之前 的中間值已經(jīng)發(fā)生了改變，則需要更新送入基準(zhǔn)時鐘提取電路的時鐘信號，并需要據(jù)此該 基準(zhǔn)幀同步信號重新調(diào)整所有顯卡的幀同步信號。 本實施例中的其他技術(shù)特征與上述實施例一中的相同，在此不予贅述。
實施例四 參見圖5所示，是本發(fā)明的同步顯示裝置實施例四的結(jié)構(gòu)示意圖，在本實施例中，
與上述實施例三中的不同之處主要在于，本實施例中的同步顯示裝置還包括 連接于基準(zhǔn)時鐘提取電路模塊與時鐘緩沖器之間的鎖相環(huán)電路，基準(zhǔn)時鐘提取電
路模塊提取得到的基準(zhǔn)輸入時鐘信號，在經(jīng)過鎖相環(huán)電路的鎖相環(huán)處理之后，再通過時鐘
緩沖器輸入到各顯卡的時鐘信號輸入端。 在本實施例中，考慮到在將基準(zhǔn)輸入時鐘信號通過線路傳輸給各顯卡的時鐘信 號輸入端時，可能會存在由于線路傳輸所引起的延時，因此可通過該鎖相環(huán)電路來有效克 服線路傳輸延時的影響，鎖相環(huán)電路的鎖相環(huán)處理同時還可以補償線路板級的線路長度失 配，鎖相環(huán)電路實時跟蹤、監(jiān)控將輸入的所有數(shù)據(jù)采集板卡時鐘信號鎖定在穩(wěn)定的參考頻 率上，可以使得整個拼接顯示系統(tǒng)的多個顯卡共享同一個穩(wěn)定的同步基準(zhǔn)輸入時鐘信號， 保證基準(zhǔn)輸入時鐘信號傳輸給個顯卡的時鐘信號輸入端的一致性。 此外，在本實施例中，考慮到在某些情況下，可能需要采用兩個以上的拼接顯示系 統(tǒng)來同時實現(xiàn)拼接顯示任務(wù)，例如兩個拼接顯示系統(tǒng)同時實現(xiàn)對同一顯示任務(wù)或者不同的 顯示任務(wù)的顯示等等，而各拼接顯示系統(tǒng)對時鐘信號的頻率的要求可能不同，因此，在本實施例中，該鎖相環(huán)電路，還可以對鎖相環(huán)處理后的基準(zhǔn)輸入時鐘信號的倍頻/分頻處理，倍 頻/分頻處理后的信號通過時鐘緩沖器傳輸給相應(yīng)的拼接顯示系統(tǒng)的各顯卡的時鐘信號 輸入端，為清楚說明，如圖6所示，示出了倍頻/分頻緩沖器來進行示例說明，以表示是將鎖 相環(huán)倍頻/分頻處理后的基準(zhǔn)輸入時鐘信號傳輸給各拼接顯示系統(tǒng)的時鐘信號輸入端。
其中，考慮到采用的拼接顯示系統(tǒng)可能有多個，因此，鎖相環(huán)還可以針對各不同的 拼接顯示系統(tǒng)進行倍頻分頻處理，對各不同的拼接顯示系統(tǒng)的倍頻/分頻的倍數(shù)可以相 同，也可以不同。 本實施例中的其他技術(shù)特征與上述實施例三中的相同，在此不予贅述。 此外，在上述實施例四的說明中，主要是針對在鎖相環(huán)電路在進行鎖相環(huán)處理后，
還對鎖相環(huán)處理的信號進行倍頻/分頻處理來進行說明，根據(jù)實際應(yīng)用需要，在上述實施
例二中，鎖相環(huán)電路在對基準(zhǔn)輸入時鐘信號進行鎖相環(huán)處理后，也可以對鎖相環(huán)處理后的
基準(zhǔn)輸入時鐘信號進行倍頻/分頻處理，倍頻/分頻處理后的信號再通過時鐘緩沖器輸入
到各顯卡的時鐘信號輸入端，對于不同的拼接顯示系統(tǒng)，倍頻/分頻的倍數(shù)可以相同，也可
以不相同。 相應(yīng)地，上述實施例二、四中，鎖相環(huán)電路也可以僅僅是對基準(zhǔn)時鐘提取電路模塊 提取得到的基準(zhǔn)輸入時鐘信號進行倍頻/分頻處理，倍頻/分頻處理后的基準(zhǔn)輸入時鐘信 號通過時鐘緩沖器傳輸給對應(yīng)的拼接顯示系統(tǒng)的各顯卡的時鐘信號輸入端，對于不同的拼 接顯示系統(tǒng)，倍頻/分頻的倍數(shù)可以相同，也可以不相同。 根據(jù)上述本發(fā)明的同步拼接顯示裝置，本發(fā)明還提供一種同步拼接顯示系統(tǒng)，其 包括有拼接顯示系統(tǒng)，還包括如上所述的任意一種同步顯示裝置，在有多個倍頻/分頻緩 沖器時，該拼接顯示系統(tǒng)也具備有多個。 根據(jù)上述本發(fā)明的方案，本發(fā)明還提供一種同步顯示方法，參見圖7所示，是本發(fā) 明的同步顯示方法實施例一的流程示意圖，本實施例中的同步顯示方法包括步驟
步驟S101 :監(jiān)控拼接顯示系統(tǒng)中的顯卡的數(shù)量以及各顯卡的物理參數(shù)，這里的物 理參數(shù)包括各顯卡的本地時鐘數(shù)值等信息，并根據(jù)各顯卡的本地時鐘數(shù)值選擇基準(zhǔn)顯卡， 進入步驟S102 ; 步驟S102 :從上述基準(zhǔn)顯卡的時鐘信號中提取出位同步時鐘信號，并將該位同步
時鐘信號作為整個拼接顯示系統(tǒng)的基準(zhǔn)輸入時鐘信號，進入步驟S103 ; 步驟S103 :通過時鐘緩沖器將該基準(zhǔn)輸入時鐘信號傳輸給各顯卡的時鐘信號輸入端。 根據(jù)本實施例中的同步顯示方法，其是在得到拼接顯示系統(tǒng)的各顯卡的本地時鐘
數(shù)值之后，根據(jù)各顯卡的本地時鐘數(shù)值選擇一個基準(zhǔn)顯卡，從該基準(zhǔn)顯卡中提取出位同步
信號，并將該位同步信號作為整個拼接顯示系統(tǒng)的基準(zhǔn)輸入時鐘信號，因此，對于拼接顯示
系統(tǒng)中的各顯卡來說，是基于同一個基準(zhǔn)輸入時鐘信號進行工作，那么正常工作時同步信
號的偏差就是恒定的，且偏差很小，保證了多個顯卡拼接顯示時的顯示信號的同步性。 其中，上述時鐘緩沖器主要是將接收到的基準(zhǔn)輸入時鐘信號傳輸給各顯卡的時鐘
信號輸入端，實現(xiàn)對基準(zhǔn)時鐘輸入信號的啟動。 此外，在根據(jù)各顯卡的本地時鐘數(shù)值選擇基準(zhǔn)顯卡時，可以是將本地時鐘數(shù)值處 于各顯卡的本地時鐘數(shù)值的中間值的顯卡作為該基準(zhǔn)顯卡以最大程度地減少各顯卡之間的相對漂移速度。如果位于中間的本地時鐘數(shù)值有兩個，此時，則可以選用這兩個顯卡中的 任意一個作為該基準(zhǔn)顯卡。當(dāng)然，根據(jù)具體應(yīng)用需要，也可以采用其他的方式來選用基準(zhǔn)顯 卡，例如，將與各顯卡的本地時鐘數(shù)值的平均值最接近的本地時鐘數(shù)值對應(yīng)的顯卡作為基 準(zhǔn)顯卡等等。 另外，在本實施例中，還可以采用上述基準(zhǔn)顯卡的幀同步信號作為整個拼接顯示 系統(tǒng)的基準(zhǔn)幀同步信號傳輸給各顯卡的幀同步信號輸入端，因此，整個拼接顯示系統(tǒng)不僅 是采用從同一個基準(zhǔn)顯卡的時鐘信號，而且是采用該同一個基準(zhǔn)顯卡的幀同步信號，即，整 個拼接顯示系統(tǒng)所采用的基準(zhǔn)輸入時鐘信號和基準(zhǔn)幀同步信號是基于同一個顯卡來產(chǎn)生， 也就是說，基準(zhǔn)輸入時鐘信號、基準(zhǔn)幀同步信號都是基于同一個位同步信號來產(chǎn)生，從而可 以使整個拼接顯示及同步網(wǎng)絡(luò)達(dá)到一個更為穩(wěn)定可靠的同步狀態(tài)。 考慮到在某些情況下，可能需要采用兩個以上的拼接顯示系統(tǒng)來同時實現(xiàn)拼接顯
示任務(wù)，例如兩個拼接顯示系統(tǒng)同時實現(xiàn)對同一顯示任務(wù)或者不同的顯示任務(wù)的顯示等
等，而各拼接顯示系統(tǒng)對時鐘信號的頻率的要求可能不同，因此，在本實施例中，在從基準(zhǔn)
顯卡得到基準(zhǔn)輸入時鐘信號之后，還包括步驟對所述基準(zhǔn)輸入時鐘信號進行倍頻/分頻
處理。經(jīng)過倍頻/分頻處理之后的基準(zhǔn)輸入時鐘信號再通過時鐘緩沖器傳輸?shù)礁黠@卡的時
鐘信號輸入端。在具有多個不同的拼接顯示系統(tǒng)的情況下，可以針對各拼接顯示系統(tǒng)分別
進行倍頻/分頻處理，且各拼接顯示系統(tǒng)的倍頻/分頻的倍數(shù)可以相同，也可以不相同。 此外，在本發(fā)明的同步顯示方法中，還可以實時檢測是否有新的接入顯卡信號，如
果有新的接入顯卡信號，監(jiān)控該新顯卡的本地時鐘數(shù)值，并根據(jù)該新顯卡的本地時鐘數(shù)值
結(jié)合之前已接入拼接顯示系統(tǒng)的各顯卡的本地時鐘數(shù)值重新計算得出中間值，判斷該中間
值是否已發(fā)生改變，即計算判斷該新接入顯卡的本地時鐘數(shù)值是否影響了當(dāng)前已經(jīng)選擇的
基準(zhǔn)時鐘處在所有顯卡本地時鐘的中間值狀態(tài)，如果有影響，即計算得到的中間值與之前
的中間值已經(jīng)發(fā)生了改變，則需要更新送入基準(zhǔn)時鐘提取電路的時鐘信號，并需要據(jù)此重
新調(diào)整所有顯卡的幀同步信號。 參見圖8所示，是本發(fā)明的同步顯示方法實施例二的流程示意圖，在本實施例中，
與上述實施例一中的不同之處主要在于，考慮到在將基準(zhǔn)輸入時鐘信號通過線路傳輸給各
顯卡的時鐘信號輸入端時，可能會存在由于線路傳輸所引起的延時，因此本實施例中通過
對基準(zhǔn)輸入時鐘信號進行鎖相環(huán)處理，以有效克服線路傳輸延時的影響，保證基準(zhǔn)輸入時
鐘信號傳輸給個顯卡的時鐘信號輸入端的一致性。
如圖9所示，本實施例中的同步顯示方法包括步驟 步驟S201 :監(jiān)控拼接顯示系統(tǒng)中的顯卡的數(shù)量以及各顯卡的物理參數(shù)，這里的物 理參數(shù)包括各顯卡的本地時鐘數(shù)值等信息，并根據(jù)各顯卡的本地時鐘數(shù)值選擇基準(zhǔn)顯卡， 進入步驟S202 ; 步驟S202 :從上述基準(zhǔn)顯卡的時鐘信號中提取出位同步時鐘信號，并將該位同步
時鐘信號作為整個拼接顯示系統(tǒng)的基準(zhǔn)輸入時鐘信號，進入步驟S203 ; 步驟S203 :對該基準(zhǔn)輸入時鐘信號進行鎖相環(huán)處理，進入步驟S204 ; 步驟S204 :通過時鐘緩沖器將該鎖相環(huán)處理后的基準(zhǔn)輸入時鐘信號傳輸給各顯
卡的時鐘信號輸入端。 其中，上述時鐘緩沖器主要是將接收到的基準(zhǔn)輸入時鐘信號傳輸給各顯卡的時鐘信號輸入端，實現(xiàn)對基準(zhǔn)時鐘輸入信號的啟動。 此外，在根據(jù)各顯卡的本地時鐘數(shù)值選擇基準(zhǔn)顯卡時，可以是將本地時鐘數(shù)值處 于各顯卡的本地時鐘數(shù)值的中間值的顯卡作為該基準(zhǔn)顯卡以最大程度地減少各顯卡之間 的相對漂移速度。如果位于中間的本地時鐘數(shù)值有兩個，此時，則可以選用這兩個顯卡中的 任意一個作為該基準(zhǔn)顯卡。當(dāng)然，根據(jù)具體應(yīng)用需要，也可以采用其他的方式來選用基準(zhǔn)顯 卡，例如，將與各顯卡的本地時鐘數(shù)值的平均值最接近的本地時鐘數(shù)值對應(yīng)的顯卡作為基 準(zhǔn)顯卡等等。 另外，在本實施例中，還可以采用上述基準(zhǔn)顯卡的同步信號作為整個拼接顯示系 統(tǒng)的基準(zhǔn)幀同步信號傳輸給各顯卡的幀同步信號輸入端，因此，整個拼接顯示系統(tǒng)不僅是 采用從同一個基準(zhǔn)顯卡的時鐘信號，而且是采用該同一個基準(zhǔn)顯卡的幀同步信號，即，整個 拼接顯示系統(tǒng)所采用的基準(zhǔn)輸入時鐘信號和基準(zhǔn)幀同步信號是基于同一個顯卡來產(chǎn)生，也 就是說，基準(zhǔn)輸入時鐘信號、基準(zhǔn)幀同步信號都是基于同一個位同步信號來產(chǎn)生，從而可以 使整個拼接顯示及同步網(wǎng)絡(luò)達(dá)到一個更為穩(wěn)定可靠的同步狀態(tài)。 考慮到在某些情況下，可能需要采用兩個以上的拼接顯示系統(tǒng)來同時實現(xiàn)拼接顯 示任務(wù)，例如兩個拼接顯示系統(tǒng)同時實現(xiàn)對同一顯示任務(wù)或者不同的顯示任務(wù)的顯示等 等，而各拼接顯示系統(tǒng)對時鐘信號的頻率的要求可能不同，因此，在本實施例中，還可以對 從基準(zhǔn)顯卡得到的基準(zhǔn)輸入時鐘信號進行倍頻/分頻處理，或者是，對鎖相環(huán)處理后的基 準(zhǔn)輸入時鐘信號進行倍頻/分頻處理，經(jīng)過倍頻/分頻處理之后的基準(zhǔn)輸入時鐘信號再通 過時鐘緩沖器傳輸?shù)礁黠@卡的時鐘信號輸入端。在具有多個不同的拼接顯示系統(tǒng)的情況 下，可以針對各拼接顯示系統(tǒng)分別進行倍頻/分頻處理，且各拼接顯示系統(tǒng)的倍頻/分頻的 倍數(shù)可以相同，也可以不相同。 此外，在本發(fā)明的同步顯示方法中，還可以實時檢測是否有新的接入顯卡信號，如 果有新的接入顯卡信號，監(jiān)控該新顯卡的本地時鐘數(shù)值，并根據(jù)該新顯卡的本地時鐘數(shù)值 結(jié)合之前已接入拼接顯示系統(tǒng)的各顯卡的本地時鐘數(shù)值重新計算得出中間值，判斷該中間 值是否已發(fā)生改變，即計算判斷該新接入顯卡的本地時鐘數(shù)值是否影響了當(dāng)前已經(jīng)選擇的 基準(zhǔn)時鐘處在所有顯卡本地時鐘的中間值狀態(tài)，如果有影響，即計算得到的中間值與之前 的中間值已經(jīng)發(fā)生了改變，則需要更新送入基準(zhǔn)時鐘提取電路的時鐘信號，并需要據(jù)此重 新調(diào)整所有顯卡的幀同步信號。 以上所述的本發(fā)明實施方式，并不構(gòu)成對本發(fā)明保護范圍的限定。任何未背離本 發(fā)明的精神實質(zhì)與原理下所作的改變、修飾、替代、組合、簡化，均應(yīng)為等效的置換方式，均 應(yīng)包含在本發(fā)明的權(quán)利要求保護范圍之內(nèi)。
權(quán)利要求
一種同步顯示裝置，其特征在于，包括時鐘環(huán)接網(wǎng)絡(luò)總控電路、基準(zhǔn)時鐘提取電路模塊以及時鐘緩沖器；所述時鐘環(huán)接網(wǎng)絡(luò)總控電路，與拼接顯示系統(tǒng)中的各顯卡相連接，用于監(jiān)控拼接顯示系統(tǒng)中的顯卡的數(shù)量以及各顯卡的物理參數(shù)，所述物理參數(shù)包括各顯卡的本地時鐘數(shù)值，根據(jù)各顯卡的本地時鐘數(shù)值選擇基準(zhǔn)顯卡，并將該基準(zhǔn)顯卡的時鐘信號傳送給基準(zhǔn)時鐘提取電路模塊；所述基準(zhǔn)時鐘提取電路模塊從所述基準(zhǔn)顯卡的時鐘信號中提取出位同步時鐘信號，并將該位同步時鐘信號作為整個拼接顯示系統(tǒng)的基準(zhǔn)輸入時鐘信號通過所述時鐘緩沖器傳輸給各顯卡的時鐘信號輸入端。
2. 根據(jù)權(quán)利要求l所述的同步顯示裝置，其特征在于，還包括幀同步信號提取電路模塊，用于從所述基準(zhǔn)顯卡提取幀同步信號，并將該幀同步信號作為整個拼接顯示系統(tǒng)的基準(zhǔn)幀同步信號傳輸給各顯卡的幀同步信號輸入端。
3. 根據(jù)權(quán)利要求1或2所述的同步顯示裝置，其特征在于還包括連接于所述基準(zhǔn)時鐘提取電路模塊與所述時鐘緩沖器之間的鎖相環(huán)電路，該鎖相環(huán)電路對所述基準(zhǔn)輸入時鐘信號進行鎖相環(huán)處理；或者還包括連接于所述基準(zhǔn)時鐘提取電路模塊與所述時鐘緩沖器之間的鎖相環(huán)電路，用于對所述基準(zhǔn)輸入時鐘信號進行倍頻/分頻處理；或者還包括接于所述基準(zhǔn)時鐘提取電路模塊與所述時鐘緩沖器之間的鎖相環(huán)電路，用于對所述基準(zhǔn)輸入時鐘信號進行鎖相環(huán)處理以及倍頻/分頻處理。
4. 根據(jù)權(quán)利要求1至3任意一項所述的同步顯示裝置，其特征在于所述基準(zhǔn)顯卡為處于中間值的本地時鐘數(shù)值對應(yīng)的顯卡；和/或所述基準(zhǔn)時鐘提取電路模塊為標(biāo)準(zhǔn)邏輯門設(shè)計、或FPGA、或者CPLD。
5. 根據(jù)權(quán)利要求2所述的同步顯示裝置，其特征在于所述幀同步信號提取電路模塊為標(biāo)準(zhǔn)邏輯門設(shè)計、或者FPGA、或者CPLD。
6. —種同步拼接顯示系統(tǒng)，其特征在于，包括拼接顯示系統(tǒng)，以及如上述權(quán)利要求1至5任意一項權(quán)利要求中所述的同步顯示裝置。
7. —種同步顯示方法，其特征在于，包括步驟監(jiān)控拼接顯示系統(tǒng)中的顯卡的數(shù)量以及各顯卡的物理參數(shù)，所述物理參數(shù)包括各顯卡的本地時鐘數(shù)值，根據(jù)各顯卡的本地時鐘數(shù)值選擇基準(zhǔn)顯卡；從所述基準(zhǔn)顯卡的時鐘信號中提取出位同步時鐘信號，并將該位同步時鐘信號作為整個拼接顯示系統(tǒng)的基準(zhǔn)輸入時鐘信號通過所述時鐘緩沖器傳輸給各顯卡的時鐘信號輸入丄山順。
8. 根據(jù)權(quán)利要求7所述的同步顯示方法，其特征在于，還包括步驟從所述基準(zhǔn)顯卡提取幀同步信號，并將該幀同步信號作為整個拼接顯示系統(tǒng)的基準(zhǔn)幀同步信號傳輸給各顯卡的幀同步信號輸入端。
9. 根據(jù)權(quán)利要求7或8所述的同步顯示方法，其特征在于還包括步驟對所述基準(zhǔn)輸入時鐘信號進行鎖相環(huán)處理，鎖相環(huán)處理后的基準(zhǔn)輸入時鐘信號通過所述時鐘緩沖器傳輸給各顯卡的時鐘信號輸入端；或者還包括步驟對所述基準(zhǔn)輸入時鐘信號進行倍頻/分頻處理，倍頻/分頻處理后的基準(zhǔn)輸入時鐘信號通過所述時鐘緩沖器傳輸給各顯卡的時鐘信號輸入端；或者還包括步驟對所述基準(zhǔn)輸入時鐘信號進行鎖相環(huán)處理以及倍頻/分頻處理，鎖相環(huán)以及倍頻/分頻處理后的基準(zhǔn)輸入時鐘信號通過所述時鐘緩沖器傳輸給各顯卡的時鐘信號輸入端；。
10.根據(jù)權(quán)利要求7至9任意一項所述的同步顯示方法，其特征在于所述基準(zhǔn)顯卡為處于中間值的本地時鐘數(shù)值對應(yīng)的顯卡。
全文摘要
一種同步顯示裝置、同步拼接顯示系統(tǒng)以及同步顯示方法，其是在得到拼接顯示系統(tǒng)的各顯卡的本地時鐘數(shù)值之后，根據(jù)各顯卡的本地時鐘數(shù)值選擇一個基準(zhǔn)顯卡，從該基準(zhǔn)顯卡中提取出位同步信號，并將該位同步信號作為整個拼接顯示系統(tǒng)的基準(zhǔn)輸入時鐘信號，因此，對于拼接顯示系統(tǒng)中的各顯卡來說，是基于同一個基準(zhǔn)輸入時鐘信號進行工作，那么正常工作時同步信號的偏差就是恒定的，且偏差很小，保證了多個顯卡拼接顯示時的顯示信號的同步性。
文檔編號G06F3/14GK101776985SQ20091021437
公開日2010年7月14日 申請日期2009年12月29日 優(yōu)先權(quán)日2009年12月29日
發(fā)明者李響, 楊月, 賴強 申請人:廣東威創(chuàng)視訊科技股份有限公司