專利名稱：一種微處理器浮點(diǎn)部件驗(yàn)證裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種微處理器浮點(diǎn)部件驗(yàn)證裝置。
背景技術(shù)：
在微處理器驗(yàn)證中，浮點(diǎn)部件設(shè)計(jì)復(fù)雜，操作數(shù)驗(yàn)證空間幾乎是一個(gè)無限空間，難 以窮盡，驗(yàn)證難度很高。通常對(duì)浮點(diǎn)部件的驗(yàn)證，采用單一的模擬驗(yàn)證或者形式驗(yàn)證，激勵(lì) 采用焦點(diǎn)測(cè)試激勵(lì)和偽隨機(jī)測(cè)試激勵(lì)，這樣的驗(yàn)證裝置速度慢，要實(shí)現(xiàn)高驗(yàn)證覆蓋率，驗(yàn)證 周期長(zhǎng)，難以滿足芯片開發(fā)周期的需要。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問題是提供一種處理器浮點(diǎn)部件驗(yàn)證裝置，使用戶高效的完 成浮點(diǎn)部件驗(yàn)證。為解決上述問題，提出了一種采用FPGA平臺(tái)驗(yàn)證微處理器浮點(diǎn)部件的裝置。本發(fā) 明包括微處理器浮點(diǎn)部件的FPGA實(shí)物原型，F(xiàn)PGA實(shí)物平臺(tái)，浮點(diǎn)部件參考模型，浮點(diǎn)激勵(lì) 隨機(jī)生成器，結(jié)果比較與錯(cuò)誤報(bào)告模塊。所述浮點(diǎn)部件參考模型通常使用高級(jí)語言(如C、SyStemC等)對(duì)設(shè)計(jì)進(jìn)行高層抽 象描述，不關(guān)注微結(jié)構(gòu)和時(shí)序，但注重行為級(jí)功能正確性，其模型簡(jiǎn)潔高效，運(yùn)行速度較快 (通常可達(dá)到數(shù)十萬指令/秒)。所述微處理器浮點(diǎn)部件的FPGA實(shí)物原型，是處理器RTL級(jí)(寄存器傳輸級(jí))設(shè)計(jì) 的實(shí)物原型，處理器的寄存器傳輸級(jí)設(shè)計(jì)使用硬件描述語言對(duì)硬件具體結(jié)構(gòu)和時(shí)序進(jìn)行精 確描述，功能復(fù)雜。本裝置技術(shù)方案結(jié)合參考模型和FPGA實(shí)物平臺(tái)，將用戶測(cè)試需求導(dǎo)入浮點(diǎn)激勵(lì) 隨機(jī)生成器，使之生成符合要求的隨機(jī)浮點(diǎn)數(shù)據(jù)(或浮點(diǎn)數(shù)據(jù)空間)和控制信息(包含浮 點(diǎn)操作碼以及浮點(diǎn)控制寄存器內(nèi)容)；參考模型通過處理器整數(shù)部件邏輯運(yùn)算得出結(jié)果， 同時(shí)FPGA實(shí)物平臺(tái)的浮點(diǎn)部件運(yùn)行相同的浮點(diǎn)匯編指令，最后以運(yùn)算結(jié)果為比較文件，確 定參考模型與RTL設(shè)計(jì)的一致性。本裝置的有益效果是由于FPGA實(shí)物平臺(tái)與處理器RTL級(jí)設(shè)計(jì)完全一致，裝置首 先保證了處理器浮點(diǎn)部件設(shè)計(jì)的正確性，其次在運(yùn)行速度上相比模擬驗(yàn)證也有很大優(yōu)勢(shì)。 利用處理器本身的整數(shù)部件來驗(yàn)證浮點(diǎn)部件的功能是一種處理器自驗(yàn)證思想，實(shí)際上也完 成了整數(shù)部件與浮點(diǎn)部件的互驗(yàn)證。該裝置結(jié)合了處理器設(shè)計(jì)的FPGA原型平臺(tái)以及處理 器自驗(yàn)證思想，有效的提高了浮點(diǎn)部件驗(yàn)證效率，加強(qiáng)了驗(yàn)證全面性。


下面結(jié)合附圖與具體實(shí)施方式
對(duì)本發(fā)明作進(jìn)一步詳細(xì)的說明圖1是微處理器浮點(diǎn)部件驗(yàn)證裝置構(gòu)成圖。圖2是用戶配置輸入示意圖。
圖3是浮點(diǎn)自驗(yàn)證軟件加載用戶配置輸入示意圖。圖4是參考模型與FPGA平臺(tái)同時(shí)運(yùn)行隨機(jī)激勵(lì)示意圖。圖5是參考模型與FPGA平臺(tái)運(yùn)行結(jié)果比較示意圖。
具體實(shí)施例方式參見圖1，建立該處理器的FPGA實(shí)物原型平臺(tái)。通常處理器的浮點(diǎn)驗(yàn)證都采用各 種模擬驗(yàn)證和形式驗(yàn)證的方法，F(xiàn)PGA實(shí)物驗(yàn)證平臺(tái)可以加快驗(yàn)證速度。該平臺(tái)支持運(yùn)行操 作系統(tǒng)和用戶課題。編寫浮點(diǎn)自驗(yàn)證軟件，主要由四部分構(gòu)成隨機(jī)操作數(shù)生成模塊、隨機(jī) 控制信息生成模塊、浮點(diǎn)部件參考模型、結(jié)果比較和錯(cuò)誤信息報(bào)告模塊。參見圖2、3、4、5與表1，進(jìn)行浮點(diǎn)自驗(yàn)證之前，由用戶給出配置參數(shù)，然后啟動(dòng)該 裝置，該裝置會(huì)分析配置信息，由隨機(jī)操作數(shù)生成模塊和隨機(jī)控制信息生成模塊控制浮點(diǎn) 隨機(jī)操作數(shù)和浮點(diǎn)控制信息的生成，通過底層調(diào)用處理器的浮點(diǎn)匯編指令進(jìn)行浮點(diǎn)運(yùn)算。 同時(shí)運(yùn)行浮點(diǎn)部件參考模型進(jìn)行浮點(diǎn)運(yùn)算仿真，參考模型使用整數(shù)邏輯運(yùn)算來仿真浮點(diǎn)運(yùn) 算，驗(yàn)證浮點(diǎn)部件的同時(shí)，也進(jìn)行了處理器整數(shù)部件的驗(yàn)證。最終，參考模型和浮點(diǎn)指令的 運(yùn)算結(jié)果交由結(jié)果比較模塊和錯(cuò)誤報(bào)告模塊進(jìn)行比較分析。表1浮點(diǎn)自驗(yàn)證環(huán)境隨機(jī)信息列表
權(quán)利要求
一種微處理器浮點(diǎn)部件驗(yàn)證裝置，包括微處理器浮點(diǎn)部件的FPGA實(shí)物原型，F(xiàn)PGA實(shí)物驗(yàn)證平臺(tái)，浮點(diǎn)部件參考模型，浮點(diǎn)驗(yàn)證激勵(lì)隨機(jī)生成器，結(jié)果比較與錯(cuò)誤報(bào)告模塊，其特征在于采用(處理器設(shè)計(jì)的)FPGA實(shí)物驗(yàn)證平臺(tái)和參考模型(利用處理器整數(shù)部件邏輯運(yùn)算仿真浮點(diǎn)運(yùn)算)，二者同時(shí)運(yùn)行浮點(diǎn)激勵(lì)，進(jìn)行運(yùn)算結(jié)果的比較，并進(jìn)行錯(cuò)誤報(bào)告。
2.根據(jù)權(quán)利要求1所述的微處理器浮點(diǎn)部件驗(yàn)證裝置，其特征在于采用(處理器設(shè)計(jì) 的)FPGA實(shí)物驗(yàn)證平臺(tái)，由浮點(diǎn)激勵(lì)隨機(jī)生成器生成隨機(jī)浮點(diǎn)數(shù)據(jù)和浮點(diǎn)控制信息，底層 浮點(diǎn)匯編指令在處理器的FPGA實(shí)物原型上運(yùn)行，F(xiàn)PGA實(shí)物平臺(tái)以比模擬環(huán)境快很多倍的 速度運(yùn)行浮點(diǎn)指令，快速得出運(yùn)算結(jié)果。
3.根據(jù)權(quán)利要求1所述的微處理器浮點(diǎn)部件驗(yàn)證裝置，其特征在于利用處理器整數(shù)部 件邏輯運(yùn)算仿真浮點(diǎn)運(yùn)算的參考模型，裝置通過整數(shù)邏輯運(yùn)算來仿真浮點(diǎn)運(yùn)算，得到的運(yùn) 算結(jié)果與FPGA實(shí)物平臺(tái)上由浮點(diǎn)部件運(yùn)算得到的浮點(diǎn)指令結(jié)果進(jìn)行比較，整數(shù)部件與浮 點(diǎn)部件共同參與處理器自驗(yàn)證。
全文摘要
本發(fā)明公開了一種處理器浮點(diǎn)驗(yàn)證裝置，包括浮點(diǎn)驗(yàn)證激勵(lì)隨機(jī)生成器，浮點(diǎn)匯編指令，浮點(diǎn)參考模型，結(jié)果比較模塊，其特點(diǎn)是運(yùn)行于整數(shù)部件的浮點(diǎn)參考模型，以及處理器FPGA驗(yàn)證平臺(tái)。所述浮點(diǎn)驗(yàn)證激勵(lì)隨機(jī)生成器快速生成符合用戶要求的隨機(jī)浮點(diǎn)數(shù)據(jù)與浮點(diǎn)控制信息，所述浮點(diǎn)匯編指令由該處理器的FPGA實(shí)物原型上浮點(diǎn)部件進(jìn)行浮點(diǎn)運(yùn)算，通過參考模型與浮點(diǎn)匯編指令各自的運(yùn)算結(jié)果的比較，實(shí)現(xiàn)浮點(diǎn)部件的正確性驗(yàn)證。其利用FPGA實(shí)物驗(yàn)證平臺(tái)運(yùn)行速度快的優(yōu)勢(shì)，實(shí)現(xiàn)浮點(diǎn)驗(yàn)證的高效性，并引入利用處理器整數(shù)部件驗(yàn)證自身浮點(diǎn)部件的自驗(yàn)證方法。
文檔編號(hào)G06F9/302GK101840367SQ200910202019
公開日2010年9月22日 申請(qǐng)日期2009年12月23日 優(yōu)先權(quán)日2009年12月23日
發(fā)明者巨鵬錦, 朱英, 李彥哲 申請(qǐng)人:上海高性能集成電路設(shè)計(jì)中心