專利名稱：多處理器系統(tǒng)及其動態(tài)省電方法
技術領域：
本發(fā)明有關于一種處理器系統(tǒng)及其省電方法，且特別有關 于一種多處理器系統(tǒng)及其動態(tài)省電方法。
背景技術：
多處理器系統(tǒng)可以是由 一 顆 一 般型處理器與 一 顆或多顆具 有特殊運算能力的處理器所組成。此多處理器系統(tǒng)采用資源共 享的概念，借以降低硬件配置成本，其中最普遍共享的資源是 存儲器，此存儲器內(nèi)可以存放任何數(shù)據(jù)，包括用以指示處理器 之間通訊狀態(tài)的信號以及由多個處理器同時進行運算的數(shù)據(jù)。
隨著多處理器系統(tǒng)的普及化，市面上諸如桌上型計算機、 筆記型計算機或移動電話、個人數(shù)字助理等嵌入式裝置也都采 用此架構。通過整合不同處理器的運算特性，不僅能夠達到更 好的效能，也比 一般使用單一高速處理器的方法來得有效率。
由于處理器硬件架構不同的特性，底層運算單元實際操作 上的不同，相同的工作在異質(zhì)性處理器上的時間與耗能表現(xiàn)皆 有所不同。因此，目前發(fā)展的技術大多著重于衡量不同的處理 器對于 一 件工作的執(zhí)行時間與耗能，進而調(diào)整操作系統(tǒng)中的工 作排程，借以達到省電與提高效能的目的。然而，要如何能夠 有效整合處理器硬件架構不同的特性，進而達到系統(tǒng)整體的省
電功效，仍舊是本領域技術人員的一大i果題。

發(fā)明內(nèi)容
本發(fā)明提供一種多處理器系統(tǒng)，利用額外配置的總線請求 腳位接收處理器對于總線的控制請求信號，而適應性地啟動或關閉芯片組中的輸入緩沖器。
本發(fā)明提供一種多處理器系統(tǒng)的動態(tài)省電方法，在處理器
進入主動狀態(tài)(Active Status )時，動態(tài)啟動或關閉芯片組中的 輸入緩沖器以節(jié)省電力。
本發(fā)明提出一種多處理器系統(tǒng)，其包括多個處理器及一芯 片組。其中，每 一 個處理器均包括多個標準總線請求(Bus Request)腳位及一個特定總線請求腳位，而各個處理器的標準 總線請求腳位分別與其他處理器的標準總線請求腳位交互連 接。芯片組耦接至各個處理器的特定總線請求腳位，并偵測這 些特定總線請求腳位上的控制請求信號。其中，當芯片組偵測 到控制請求信號時，即將與處理器相連接的輸入緩沖器啟動， 以供處理器通過此輸入緩沖器存取數(shù)據(jù)；反之，當芯片組沒有 偵測到控制請求信號時，則將輸入緩沖器關閉。
本發(fā)明提出一種多處理器系統(tǒng)的動態(tài)省電方法，適用于包 括多個處理器及一芯片組的多處理器系統(tǒng)，其中各個處理器均 通過一個特定總線請求腳位耦接至芯片組。此方法是由芯片組 偵測所述特定總線請求腳位上的控制請求信號。當芯片組偵測 到控制請求信號時，即將與處理器相連接的輸入緩沖器啟動， 以供處理器通過該輸入緩沖器存取數(shù)據(jù)；反之，當芯片組沒有 偵測到控制請求信號時，則將輸入緩沖器關閉。
本發(fā)明提出一種多處理器系統(tǒng)，其包括多個處理器及一芯 片組。其中，每一個處理器包括多個總線請求腳位，且分別與 其他處理器的總線請求腳位交互連接。芯片組分別耦接至各個 處理器的總線請求腳位，并偵測這些總線請求腳位上的控制請 求信號。當芯片組偵測到控制請求信號時，隨即將與處理器相 連接的輸入緩沖器啟動，以供處理器通過該輸入緩沖器存取數(shù) 據(jù)；當芯片組沒有偵測到控制請求信號時，則將輸入緩沖器關閉。
本發(fā)明提出一種多處理器系統(tǒng)的動態(tài)省電方法，適用于包 括多個處理器及一個芯片組的多處理器系統(tǒng)，所述芯片組分別 耦接至各個處理器的多個總線請求腳位，而每一個處理器的總 線請求腳位則與其他處理器的總線請求腳位交互連接。此方法 是由芯片組偵測這些總線請求腳位上的控制請求信號，當偵測 到控制請求信號時，即將與這些處理器相連接的輸入緩沖器啟
動，以供處理器通過輸入緩沖器存取數(shù)據(jù)；當沒有偵測到控制 請求信號時，則將輸入緩沖器關閉。
本發(fā)明的多處理器系統(tǒng)及其動態(tài)省電方法可根據(jù)是否有處 理器對于總線的控制請求信號，據(jù)以將輸入緩沖器開啟或關閉， 進而達到省電的功效。


圖l是依照本發(fā)明一實施例所繪示的多處理器系統(tǒng)的電路 方塊圖。
圖2是依照本發(fā)明 一 實施例所繪示的多處理器系統(tǒng)的動態(tài) 省電方法的流程圖。
圖3是依照本發(fā)明 一 實施例所繪示的多處理器系統(tǒng)的電路 方塊圖。
圖4是依照本發(fā)明 一 實施例所繪示的多處理器系統(tǒng)的動態(tài) 省電方法的流程圖。
具體實施例方式
為讓本發(fā)明的上述特征和優(yōu)點能更明顯易懂，下文特舉實 施例，并配合所附圖式作詳細說明如下。
本發(fā)明將多處理器系統(tǒng)中各個處理器的總線請求腳位分別耦接至芯片組，或是使用額外的總線請求腳位耦接至芯片組，
而能夠在多處理器系統(tǒng)的處理器進入主動狀態(tài)(Active Status) 時，讓芯片組在第 一 時間掌握各個處理器對于總線的控制請求 狀態(tài)。這里所指的"主動狀態(tài)"是相對于高級配置與電源接口規(guī) 格(ACPI)所定義的待機狀態(tài)(Sleep State)電源管理，例如 Cl、 C2、 C3或Cn等待機狀態(tài)；亦即主動狀態(tài)可以是指C0的工 作狀態(tài)(Execution State)。
每當有處理器請求使用總線傳輸數(shù)據(jù)時，芯片組即將與處 理器相連接的輸入緩沖器(Input buffer )啟動，以供處理器通 過輸入緩沖器傳輸數(shù)據(jù)。然而在主動狀態(tài)時，若在一段時間區(qū) 間內(nèi)，并無處理器請求使用總線傳輸數(shù)據(jù)，則可將芯片組上的 輸入緩沖器關閉，借以節(jié)省開啟輸入緩沖器所需的電力。為了 使本發(fā)明的內(nèi)容更為明了 ，以下特舉實施例作為本發(fā)明確實能 夠據(jù)以實施的范例。
圖l是依照本發(fā)明一實施例所繪示的多處理器系統(tǒng)的電路 方塊圖。請參照圖l,本實施例的多處理器系統(tǒng)100包括處理器 102、 104、 106、 108及芯片組110。上述的處理器102、 104、 106、 108均包括四個總線請求腳位BRO弁、BR1#、 BR2#、 BR3#,且 在這些處理器之間會通過總線請求線BREQO# 、 BREQ1# 、 BREQ2#、 BREQ3^交互連接其總線請求腳位。例如，處理器102 的腳位BRO#與處理器104的腳位BR3# 、處理器106的腳位BR2# 、 處理器108的腳位BR1弁相連接；處理器102的腳位BRW則與處 理器104的腳位BR0弁、處理器106的腳位BR3弁、處理器108的腳 位BR2 ^相連接，以此類推。
值得注意的是， 一 般處理器在有需要使用總線傳輸數(shù)據(jù)時， 均是利用腳位BRO弁發(fā)出通知信號至其他處理器，以告知其已請 求使用總線，也利用腳位BRO弁發(fā)出控制請求信號至芯片組，借以取得總線的主控權。據(jù)此，本發(fā)明將各個處理器的總線請求
腳位BR0弁均連接至芯片組110，使得芯片組110與處理器102、 104、 106、 108的腳位BR0弁保持連結，而能夠隨時掌握各個處 理器對于總線的控制請求狀態(tài)。
詳細地說，圖2是依照本發(fā)明一實施例所繪示的多處理器系 統(tǒng)的動態(tài)省電方法的流程圖。請同時參照圖1及圖2，本實施例 在多處理器系統(tǒng)100的處理器102、 104、 106、 108進入主動狀態(tài) 之后，若在一,殳時間區(qū)間內(nèi)，并無處理器102、 104、 106、 108 請求使用總線傳輸數(shù)據(jù)時，則先將芯片組110中與處理器連接的 輸入緩沖器關閉，借以節(jié)省輸入緩沖器所消耗的電力。
在此同時，芯片組110會通過上述的總線-清求線BREQ0弁、 BREQ1#、 BREQ2#、 BREQ3弁偵測各個處理器的總線請求腳位 (步驟S202 )，而判斷是否有偵測到控制請求信號(步驟S204 )。
當芯片組110偵測到控制請求信號時，即代表有處理器請求 使用總線以傳輸數(shù)據(jù)，此時芯片組110會將其中與處理器相連接 的輸入緩沖器啟動(步驟S206 )，以供該處理器通過輸入緩沖 器存取數(shù)據(jù)。此外，在步驟S206之后，還包括每當有處理器 使用總線傳輸數(shù)據(jù)完畢時，若在一段時間區(qū)間內(nèi)，并無處理器 102、 104、 106、 108請求使用總線傳輸數(shù)據(jù)，本實施例也會將 原先啟動的輸入緩沖器關閉借以節(jié)省電力，并通過步驟S202繼 續(xù)偵測各個處理器的總線請求腳位。
當芯片組110未偵測到控制請求信號時，處理器將持續(xù)處于 停滯或等待狀態(tài)，因此本發(fā)明會持續(xù)將芯片組中的輸入緩沖器 維持在關閉狀態(tài)(步驟S208 ),以節(jié)省這些輸入緩沖器所消耗 的電力。其中，上述啟動及關閉輸入緩沖器的步驟例如是通過 開啟或關閉提供給輸入緩沖器的電源的方式來達成，本實施例 不限制其范圍。在步驟S208之后，還包括繼續(xù)偵測各個處理器的總線請求腳位(步驟S202 )。
通過上述多處理器系統(tǒng)的架構及動態(tài)省電方法，本發(fā)明即 可在多處理器系統(tǒng)正常運作的狀況下(例如處理器處于C 0狀 態(tài))，根據(jù)是否有處理器的控制請求狀態(tài)，適時地將芯片組上暫 時不需使用的輸入緩沖器關閉，而達到動態(tài)節(jié)省電力的功效。
除了上述將處理器所有總線請求腳位均連接至芯片組的方 式之外，本發(fā)明的另 一 實施例則是在這些腳位之外額外配置一 個特定總線請求腳位，用以連接至芯片組，而能夠讓芯片組直 接通過此特定總線請求腳位得知各個處理器對于總線的控制請 求狀態(tài)。以下則再舉一實施例詳細說明。
圖3是依照本發(fā)明一實施例所繪示的多處理器系統(tǒng)的電路 方塊圖。請參照圖3，本實施例的多處理器系統(tǒng)300包括處理器 302、 304、 306、 308及芯片組310。其中，每個處理器均包括四 個標準的總線請求腳位BRO弁、BR1#、 BR2#、 BR3#,且在這些 處理器之間會通過總線請求線BREQO弁、BREQ1#、 BREQ2#、 B R E Q 3 #交互連接其總線請求腳位。這些腳位的配置均與前述 實施例相同，故在此不再贅述。
值得注意的是，本實施例與上一個實施例的差別在于，本 實施例在各個處理器上額外配置一個特定總線請求腳位BRS弁， 而非將各個處理器的總線請求腳位BRO弁均連接至芯片組。此 外，在本實施例中，通過 一 條獨立的特定總線請求腳位線 B R Q S #將這些處理器的特定總線請求腳位B R S #連結起來并耦 接至芯片組310，而在芯片組310亦需有額外的腳位進行對應耦 接。這里所指的"特定總線請求腳位BRS,，以及"特定總線請求 腳位線BRQS『，是相對于 一般多處理器的架構而言，亦即在標準 架構下本實施例所進行的額外配置。
至于原本的總線請求腳位BRO弁、BR1#、 BR2#、 BR3#，則
10僅將處理器302的腳位BR(^,以及與其相連的處理器304的腳位 BR3#、處理器306的腳位BR2弁、處理器308的腳位BR1弁耦接至 芯片組310。其中，當有需要請求使用總線時，處理器即會通過 特定總線請求腳位B R S #發(fā)出控制請求信號。而在發(fā)出控制請求 信號之前，處理器則還包括先通過標準總線請求腳位BRO弁發(fā)出 通知信號至其他處理器，以告知其已請求使用總線。
值得 一提的是，若無本實施例的特定總線請求腳位BRS弁 以及特定總線請求腳位線BRQSt且各個處理器皆通過各自的 總線請求腳位BR(^發(fā)出控制請求信號時，由于僅有處理器3 02 的腳位BRO弁會耦接至芯片組310,所以芯片組將無法偵測到由 處理器304、 306、 308的腳位BR(^所發(fā)出的控制請求信號，如 此將無法通過本發(fā)明的技術進入省電狀態(tài)。因此，在本實施例 中，通過特定總線請求腳位BRS#以及特定總線請求腳位線 BRQS弁的配置解決了上述的問題，并進而達到動態(tài)省電的功 效。
在上述多處理器系統(tǒng)架構中，芯片組同樣可以通過偵測總 線請求腳位上的控制請求信號，得知是否有處理器對于總線進 行請求，并據(jù)以啟動或關閉其中對應的輸入緩沖器，借以達到 省電的功效。
詳細地說，圖4是依照本發(fā)明一實施例所繪示的多處理器系 統(tǒng)的動態(tài)省電方法的流程圖。請同時參照圖3及圖4，本實施例 在處理器系統(tǒng)300的處理器302、 304、 306、 308進入主動狀態(tài)之 后，若在一段時間區(qū)間內(nèi)，并無處理器302、 304、 306、 308請 求使用總線傳輸數(shù)據(jù)時，則先將芯片組310中與處理器連接的輸 入緩沖器關閉，借以節(jié)省輸入緩沖器所消耗的電力。
在此同時，芯片組310會通過上述的特定總線請求線 BREQS弁偵測各個處理器的特定總線請求腳位BRS# (步驟S402 ),而判斷是否有偵測到控制請求信號(步驟S404 )。其中， 各個處理器在通過特定總線請求腳位BRS弁發(fā)出控制請求信號 之前，還包括先通過標準總線請求腳位BRO弁發(fā)出通知信號至其 他處理器，以告知其已請求使用總線。
當芯片組310偵測到控制請求信號時，即代表有處理器請求 使用總線以傳輸數(shù)據(jù)，此時芯片組3 IO會將其中與處理器相連接 的輸入緩沖器啟動(步驟S406 )，以供該處理器通過輸入緩沖 器存取數(shù)據(jù)。此外，在步驟S406之后，還包括每當有處理器 使用總線傳輸數(shù)據(jù)完畢時，若在一段時間區(qū)間內(nèi)，并無處理器 302、 304、 306、 308請求使用總線傳輸數(shù)據(jù)，本實施例也會將 原先啟動的輸入緩沖器關閉借以節(jié)省電力，并通過步驟S402繼 續(xù)偵測各個處理器的總線請求腳位。
反之，當芯片組310沒有偵測到控制請求信號時，則代表沒 有處理器請求使用總線以傳輸數(shù)據(jù)，此時芯片組310貝'j繼續(xù)將其 中與處理器相連接的輸入緩沖器維持在關閉狀態(tài)(步驟S406 )。 在步驟S408之后，還包括繼續(xù)偵測各個處理器的特定總線請求 腳位(步驟S402 )。
值得一提的是，在一實施例中，芯片組例如是在偵測到控 制請求信號的 一段特定時間間隔之后，才會啟動輸入緩沖器。 也因此，為了使得輸入緩沖器的啟動跟得上處理器的存取動作， 本實施例還可以將處理器發(fā)出控制請求信號的時間點提前，意 即處理器在通過標準總線請求腳位發(fā)出控制請求信號之前，即 先由特定總線請求腳位發(fā)出控制請求信號，而讓芯片組提早啟 動輸入緩沖器，以應付處理器隨之而來的存取動作。
綜上所述，本發(fā)明的多處理器系統(tǒng)及其動態(tài)省電方法通過 將多處理器系統(tǒng)中每 一 個處理器的所有總線請求腳位分另'j耦接 至芯片組，或是在每一個處理器中額外配置一個特定總線請求腳位而用以耦接芯片組，而使得當多處理器系統(tǒng)中的處理器進 入主動狀態(tài)時，若在一段時間區(qū)間內(nèi)，并無處理器請求使用總 線傳輸數(shù)據(jù)，芯片組能夠暫時將未使用的輸入緩沖器關閉，而 可達到動態(tài)省電的功效。
以上所述僅為本發(fā)明較佳實施例，然其并非用以限定本發(fā) 明的范圍，任何熟悉本項技術的人員，在不脫離本發(fā)明的精神 和范圍內(nèi)，可在此基礎上做進一步的改進和變化，因此本發(fā)明 的保護范圍當以本申請的權利要求書所界定的范圍為準。
附圖中符號的簡單說明如下 100、 300:多處理器系統(tǒng)
102、 104、 106、 108、 302、 304、 306、 308:處理器 110、 310:芯片組
BR0#、 BR1#、 BR2#、 BR3#:總線請求腳位 BRS#:特定總線請求腳位
BREQ0#、 BREQ1#、 BREQ2#、 BREQ3#:特定總線請求線 BREQS#:總線請求線
S202 S208:本發(fā)明的多處理器系統(tǒng)的動態(tài)省電方法的各
步驟
S402 S408:本發(fā)明的多處理器系統(tǒng)的動態(tài)省電方法的各步驟。
權利要求
1.一種多處理器系統(tǒng)，其特征在于，包括多個處理器，每一所述處理器包括多個標準總線請求腳位及一特定總線請求腳位，其中各所述處理器的所述標準總線請求腳位分別與其他處理器的標準總線請求腳位交互連接；以及一芯片組，耦接至各所述處理器的該特定總線請求腳位，并偵測所述特定總線請求腳位上的一控制請求信號，其中當該芯片組偵測到該控制請求信號時，啟動與所述處理器相連接的一輸入緩沖器，以供所述處理器通過該輸入緩沖器存取數(shù)據(jù)；以及當該芯片組沒有偵測到該控制請求信號時，關閉該輸入緩沖器。
2. 根據(jù)權利要求l所述的多處理器系統(tǒng)，其特征在于，該 芯片組在所述處理器進入一主動狀態(tài)時，開始偵測各所述處理 器的該特定總線請求腳位上的該控制請求信號，據(jù)以啟動或關 閉與所述處理器相連接的該輸入緩沖器。
3. 根據(jù)權利要求2所述的多處理器系統(tǒng)，其特征在于，該 主動狀態(tài)為高級配置與電源接口規(guī)格所定義的CO狀態(tài)。
4. 一種多處理器系統(tǒng)的動態(tài)省電方法，其特征在于，適用 于包括多個處理器及一 芯片組的 一 多處理器系統(tǒng)，其中各所述 處理器通過一特定總線請求腳位耦接至該芯片組，該動態(tài)省電 方法包括下列步驟該芯片組偵測所述特定總線請求腳位上的 一 控制請求信號；當該芯片組偵測到該控制請求信號時，啟動與所述處理器 相連接的 一 輸入緩沖器，以供所述處理器通過該輸入緩沖器存 取數(shù)據(jù)；以及當該芯片組沒有偵測到該控制請求信號時，關閉該輸入緩沖器。
5. 根據(jù)權利要求4所述的多處理器系統(tǒng)的動態(tài)省電方法， 其特征在于，啟動與所述處理器相連接的該輸入緩沖器的步驟 還包括在偵測到該控制請求信號的一特定時間間隔后，才啟動該 輸入緩沖器。
6. 根據(jù)權利要求4所述的多處理器系統(tǒng)的動態(tài)省電方法， 其特征在于，該動態(tài)省電方法適于高級配置與電源接口規(guī)格所 定義的C0狀態(tài)。
7. —種多處理器系統(tǒng)，其特征在于，包括 多個處理器，每一所述處理器包括多個總線請求腳位，且所述總線請求腳位分別與其他處理器的總線請求腳位交互連 接；以及一芯片組，分別耦接至各所述處理器的所述總線請求腳位， 并偵測所述總線請求腳位上的 一 控制請求信號，其中當該芯片組偵測到該控制請求信號時，啟動與所述處理器 相連接的 一輸入緩沖器，以供所述處理器通過該輸入緩沖器存 取數(shù)據(jù)；以及當該芯片組沒有偵測到該控制請求信號時，關閉該輸入緩 沖器。
8. 根據(jù)權利要求7所述的多處理器系統(tǒng)，其特征在于，該 芯片組在所述處理器進入一主動狀態(tài)時，開始偵測所述總線請 求腳位所發(fā)出的該控制請求信號，據(jù)以啟動或關閉與各所述處 理器相連接的該輸入緩沖器。
9. 根據(jù)權利要求7所述的多處理器系統(tǒng)，其特征在于，該 主動狀態(tài)為高級配置與電源接口規(guī)格所定義的CO狀態(tài)。
10. —種多處理器系統(tǒng)的動態(tài)省電方法，其特征在于，適用于包括多個處理器及一芯片組的一多處理器系統(tǒng)，其中該芯 片組分別耦接至各所述處理器的多個總線請求腳位，而每一所 述處理器的總線請求腳位與其他處理器的總線請求腳位交互連接，該動態(tài)省電方法包括下列步驟該芯片組偵測所述總線請求腳位上的 一 控制請求信號； 當偵測到該控制請求信號時，啟動與所述處理器相連接的一輸入緩沖器，以供所述處理器通過該輸入緩沖器存取數(shù)據(jù)；以及當沒有偵測到該控制請求信號時，關閉該輸入緩沖器。
11.根據(jù)權利要求10所述的多處理器系統(tǒng)的動態(tài)省電方法，其特征在于，該動態(tài)省電方法適于高級配置與電源接口規(guī)格所定義的C0狀態(tài)。
全文摘要
本發(fā)明提供一種多處理器系統(tǒng)及其動態(tài)省電方法。此多處理器系統(tǒng)包括多個處理器及一個芯片組。每一個處理器均包括多個標準總線請求腳位及一個特定總線請求腳位，而各個處理器的標準總線請求腳位分別與其他處理器的標準總線請求腳位交互連接。芯片組耦接至各個處理器的特定總線請求腳位以偵測這些特定總線請求腳位上的控制請求信號。當有偵測到控制請求信號時，即將與處理器相連接的輸入緩沖器啟動，以供處理器通過此輸入緩沖器存取數(shù)據(jù)；反之，當沒有偵測到控制請求信號時，則將輸入緩沖器關閉。本發(fā)明可根據(jù)是否有處理器對于總線的控制請求信號，將輸入緩沖器開啟或關閉，進而達到省電的功效。
文檔編號G06F15/163GK101604201SQ20091016132
公開日2009年12月16日 申請日期2009年7月20日 優(yōu)先權日2009年7月20日
發(fā)明者何寬瑞 申請人:威盛電子股份有限公司